CN104424876A - 一种goa单元、goa电路及显示装置 - Google Patents
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Abstract
本发明公开了一种阵列基板行驱动单元,包括:控制模块,输出模块和复位模块;其中,所述控制模块与所述输出模块连接,用于在上一行阵列基板行驱动单元的栅极驱动信号或起始输入信号的控制下将时钟信号输出给输出模块;所述输出模块,用于在时钟信号的控制下,将高电压信号输出作为本行栅极驱动信号;以及在时钟信号的控制下,将低电压信号进行输出;所述复位模块,用于在下一行阵列基板行驱动单元的栅极驱动信号的控制下,对所述本级栅极驱动信号进行复位。本发明同时还公开了一种阵列基板行驱动电路及显示装置,采用本发明的技术方案,减少了由于走线多层交叠导致的栅极驱动信号输出异常,以及交迭点之间存在较大压差引起的静电释放问题。
Description
技术领域
本发明涉及显示技术,具体涉及一种阵列基板行驱动(GOA,Gate Drive onArray)单元、阵列基板行驱动电路及显示装置。
背景技术
GOA技术是一种将液晶显示器栅极驱动电路(Gate Driver IC)集成在阵列(Array)基板上的技术,具有以下优点:(1)将栅极驱动电路集成在阵列基板上,能有效降低生产成本和功耗;(2)省去绑定(bonding)良率工艺,能使产品良率和产能得到提升;(3)省去栅极驱动电路绑定(gate IC bonding)区域,使显示面板(panel)具有对称结构,能实现显示面板的窄边框化。
但是,现有的GOA技术采用数量较多的薄膜场效应晶体管(TFT,Thin FilmTransistor),导致线路板走线存在多层交叠,从而会引起以下问题:(1)工艺波动易导致GOA内部寄生电容耦合变化,导致栅极输出异常;(2)由于交迭点数量多,使得交迭点之间存在较大压差,容易引起静电释放(ESD,Electro-StaticDischarge)。
发明内容
有鉴于此,本发明的主要目的在于提供一种GOA单元、GOA电路及显示装置,能够有效减少由于走线多层交叠导致的栅极驱动信号输出异常,以及交迭点之间存在较大压差引起的静电释放问题。
为达到上述目的,本发明的技术方案是这样实现的:
本发明提供了一种阵列基板行驱动单元,所述阵列基板行驱动单元包括:控制模块,输出模块和复位模块;其中,
所述控制模块与所述输出模块连接,用于在上一行阵列基板行驱动单元的栅极驱动信号或起始输入信号的控制下将时钟信号输出给输出模块;
所述输出模块,用于在时钟信号的控制下,将高电压信号输出作为本行栅极驱动信号;以及在时钟信号的控制下,将低电压信号进行输出;
所述复位模块,用于在下一行阵列基板行驱动单元的栅极驱动信号的控制下,对所述本级栅极驱动信号进行复位。
上述方案中,所述控制模块包括第一薄膜晶体管,所述输出模块包括:第二薄膜晶体管和第三薄膜晶体管,所述复位模块包括第四薄膜晶体管;其中,
所述第一薄膜晶体管的栅极与上一行阵列基板行驱动单元的栅极驱动信号输出端或起始输入信号连接;所述第一薄膜晶体管的第一极与时钟信号输入端连接;所述第一薄膜晶体管的第二极分别与所述第二薄膜晶体管的栅极和第三薄膜晶体管的栅极连接;
所述第二薄膜晶体管的第一极与高电平输出端连接;所述第二薄膜晶体管的第二极分别与所述第三薄膜晶体管的第二极和本行栅极驱动信号输出端连接;
所述第三薄膜晶体管的第二极分别与低电平输出端和所述第四薄膜晶体管的第一极连接;
所述第四薄膜晶体管的栅极与下一行阵列基板驱动单元的栅极驱动信号的输出端连接;所述第四薄膜晶体管的第二极与本行栅极驱动信号输出端连接。
上述方案中,第一行阵列基板行驱动单元的所述第一薄膜晶体管、第二薄膜晶体管和第四薄膜晶体管为N型薄膜晶体管;所述第三薄膜晶体管为P型薄膜晶体管。
上述方案中,除第一行阵列基板行驱动单元外,奇数行阵列基板行驱动单元的所述第一薄膜晶体管和第三薄膜晶体管为P型薄膜晶体管;所述第二薄膜晶体管和第四薄膜晶体管为N型薄膜晶体管;
偶数行阵列基板行驱动单元的所述第一薄膜晶体管和第二薄膜晶体管为P型薄膜晶体管;所述第三薄膜晶体管和第四薄膜晶体管为N型薄膜晶体管。
本发明还提供了一种阵列基板行驱动电路,所述阵列基板行驱动电路包括一个以上前述的阵列基板行驱动单元;
除第一行阵列基板行驱动单元外,每一行阵列基板行驱动单元的信号输入端均与上一行阵列基板行驱动单元的栅极信号输出端连接;
除最后一行的阵列基板行驱动单元外,每一行阵列基板行驱动单元的复位端均与下一行阵列基板行驱动单元的栅极信号输出端连接。
本发明还提供了一种显示装置,所述显示装置包括本发明所述的显示面板。
本发明提供的GOA单元、GOA电路及显示装置,具有以下有益效果:
所述GOA单元采用四个薄膜晶体管,简化了原有的GOA单元,减少了线路板走线,有效的减少了由于走线多层交叠导致的栅极驱动信号输出异常的问题;另外,由于交迭点的减少,又有效地减少了由于交迭点之间存在较大压差引起的静电释放的问题。
附图说明
图1为本发明第一实施例的GOA单元的结构框图;
图2为本发明第二实施例的GOA单元的电路图;
图3为本发明第三实施例的GOA单元的电路图;
图4为本发明第四实施例的GOA单元的电路图;
图5为本发明第五实施例的GOA单元的电路图;
图6为本发明第五实施例的GOA单元在工作时各信号的时序图;
图7为本发明第六实施例的GOA单元的电路图;
图8为本发明第六实施例的GOA单元在工作时各信号的时序图。
具体实施方式
下面结合附图及具体实施例对本发明作进一步详细的说明。
图1为本发明第一实施例的GOA单元的结构框图,如图1所示,所述GOA单元包括:控制模块11、输出模块12和复位模块13;其中,
所述控制模块11与所述输出模块12连接,用于在上一行阵列基板行驱动单元的栅极驱动信号或起始输入信号的控制下将时钟信号输出给输出模块12;
所述输出模块12,用于在时钟信号的控制下,将高电压信号输出作为本行栅极驱动信号;以及在时钟信号的控制下,将低电压信号进行输出;
所述复位模块13,分别与下一行阵列基板行驱动单元的栅极驱动信号和本行栅极驱动信号输出端连接,用于在下一行阵列基板行驱动单元的栅极驱动信号的控制下,对所述本级栅极驱动信号进行复位;
图1中,上一行阵列基板行驱动单元的栅极驱动信号为G(n-1),本行栅极驱动信号为G(n),下一行阵列基板行驱动单元的栅极驱动信号为G(n+1)。
图2为本发明第二实施例的GOA单元的电路图,如图2所示,所述第二实施例提供的GOA单元基于所述第一实施例提供的GOA单元,并且为第一行GOA单元;在所述第二实施例中,所述控制模块11包括第一薄膜晶体管M1,所述输出模块12包括:第二薄膜晶体管M2和第三薄膜晶体管M3,所述复位模块13包括第四薄膜晶体管M4;其中,
所述第一薄膜晶体管M1的栅极与信号输入端INPUT连接;所述第一薄膜晶体管M1的第一极与时钟信号输入端CLK连接;所述第一薄膜晶体管M1的第二极分别与所述第二薄膜晶体管M2的栅极和第三薄膜晶体管M3的栅极连接;
所述第二薄膜晶体管M2的第一极与高电平输出端VGH连接;所述第二薄膜晶体管M2的第二极分别与所述第三薄膜晶体管M3的第一极和本行栅极驱动信号输出端G(1)连接;
所述第三薄膜晶体管M3的第二极分别与低电平输出端VGL和所述第四薄膜晶体管M4的第一极连接;
所述第四薄膜晶体管M4的栅极与复位端RESET连接;所述第四薄膜晶体管M4的第二极与本行栅极驱动信号输出端G(1)连接;
所述复位端RESET与下一行阵列基板驱动单元的栅极驱动信号的输出端连接,即第一行的复位端RESET与G(2)连接。
所述第一薄膜晶体管、第二薄膜晶体管和第四薄膜晶体管为N型薄膜晶体管;所述第三薄膜晶体管为P型薄膜晶体管。
其中,本实施例所述的薄膜晶体管的第一极和第二极可以是薄膜晶体管的源极或漏极。
图3为本发明第三实施例的GOA单元的电路图;如图3所示,所述GOA的阵列基板行驱动单元基于所述第一实施例提供的GOA单元,并且为偶数行GOA单元;在该第三实施例中,所述控制模块11包括第一薄膜晶体管M1,所述输出模块12包括:第二薄膜晶体管M2和第三薄膜晶体管M3,所述复位模块13包括第四薄膜晶体管M4;其中,
所述第一薄膜晶体管M1的栅极与上一行阵列基板驱动单元的栅极驱动信号的输出端G(n-1)连接;所述第一薄膜晶体管M1的第一极与时钟信号输入端CLK连接;所述第一薄膜晶体管M1的第二极分别与所述第二薄膜晶体管M2的栅极和第三薄膜晶体管M3的栅极连接;
所述第二薄膜晶体管M2的第一极与高电平输出端VGH连接;所述第二薄膜晶体管M2的第二极分别与所述第三薄膜晶体管M3的第一极和本行栅极驱动信号输出端G(n)连接;
所述第三薄膜晶体管M3的第二极分别与低电平输出端VGL和所述第四薄膜晶体管M4的第一极连接;
所述第四薄膜晶体管M4的栅极与复位端RESET连接;所述第四薄膜晶体管M4的第二极与本行栅极驱动信号输出端G(n)连接。
其中,所述复位端RESET与下一行阵列基板驱动单元的栅极驱动信号的输出端连接,即复位端RESET与G(n+1)连接。
其中,所述第一薄膜晶体管和第二薄膜晶体管为P型薄膜晶体管;所述第三薄膜晶体管和第四薄膜晶体管为N型薄膜晶体管。
其中,本实施例所述的薄膜晶体管的第一极和第二极可以是薄膜晶体管的源极或漏极。
图4为本发明第三实施例的GOA单元的电路图;如图4所示,所述第四实施例提供的GOA单元基于所述第一实施例提供的GOA单元,并且为除第一行外的奇数行GOA单元;在该第四实施例中,所述控制模块11包括第一薄膜晶体管M1,所述输出模块12包括:第二薄膜晶体管M2和第三薄膜晶体管M3,所述复位模块13包括第四薄膜晶体管M4;其中,
所述第一薄膜晶体管M1的栅极与上一行阵列基板驱动单元的栅极驱动信号的输出端G(n-1)连接;所述第一薄膜晶体管M1的第一极与时钟信号输入端CLK连接;所述第一薄膜晶体管M1的第二极分别与所述第二薄膜晶体管M2的栅极和第三薄膜晶体管M3的栅极连接;
所述第二薄膜晶体管M2的第一极与高电平输出端VGH连接;所述第二薄膜晶体管M2的第二极分别与所述第三薄膜晶体管M3的第一极和本行栅极驱动信号输出端G(n)连接;
所述第三薄膜晶体管M3的第二极分别与低电平输出端VGL和所述第四薄膜晶体管M4的第一极连接;
所述第四薄膜晶体管M4的栅极与复位端RESET连接;所述第四薄膜晶体管M4的第二极与本行栅极驱动信号输出端G(n)连接;
所述复位端RESET与下一行阵列基板驱动单元的栅极驱动信号的输出端连接,即复位端RESET与G(n+1)连接。
所述第一薄膜晶体管和第三薄膜晶体管为P型薄膜晶体管;所述第二薄膜晶体管和第四薄膜晶体管为N型薄膜晶体管。
其中,本实施例所述的薄膜晶体管的第一极和第二极可以是薄膜晶体管的源极或漏极。
图5为本发明第五实施例的GOA单元的电路图,如图5所示,包括第一行和第二行GOA单元;在该第五实施例中,所述第一行和所述第二行GOA单元分别包括:控制模块11、输出模块12和复位模块13;其中,所述第一行阵列基板行驱动单元的所述控制模块11包括第一薄膜晶体管M1,所述输出模块12包括:第二薄膜晶体管M2和第三薄膜晶体管M3,所述复位模块13包括第四薄膜晶体管M4;所述第二行阵列基板行驱动单元的所述控制模块11包括第五薄膜晶体管M5,所述输出模块12包括:第六薄膜晶体管M6和第七薄膜晶体管M7,所述复位模块13包括第八薄膜晶体管M8;其中,
所述第一薄膜晶体管M1的栅极与信号输入端INPUT连接;所述第一薄膜晶体管M1的第一极与时钟信号输入端CLK连接;所述第一薄膜晶体管M1的第二极分别与所述第二薄膜晶体管M2的栅极和第三薄膜晶体管M3的栅极连接;
所述第二薄膜晶体管M2的第一极与高电平输出端VGH连接;所述第二薄膜晶体管M2的第二极分别与所述第三薄膜晶体管M3的第一极和本行栅极驱动信号输出端G(1)连接;
所述第三薄膜晶体管M3的第二极分别与低电平输出端VGL和所述第四薄膜晶体管M4的第一极连接;
所述第四薄膜晶体管M4的栅极与第二行栅极驱动信号输出端G(2)连接;所述第四薄膜晶体管M4的第二极与第一行栅极驱动信号输出端G(1)连接;
所述第五薄膜晶体管M5的栅极与第一行栅极驱动信号输出端G(1)连接;所述第五薄膜晶体管M5的第一极与时钟信号输入端CLK连接;所述第五薄膜晶体管M5的第二极分别与所述第六薄膜晶体管M6的栅极和第七薄膜晶体管M7的栅极连接;
所述第六薄膜晶体管M6的第一极与高电平输出端VGH连接;所述第六薄膜晶体管M6的第二极分别与所述第七薄膜晶体管M7的第一极和第二行栅极驱动信号输出端G(2)连接;
所述第七薄膜晶体管M7的第二极分别与低电平输出端VGL和所述第八薄膜晶体管M8的第一极连接;
所述第八薄膜晶体管M8的栅极与复位端RESET连接,所述复位端RESET与第三行栅极驱动信号输出端G(3)连接;所述第八薄膜晶体管M8的第二极与第二行栅极驱动信号输出端G(2)连接。
其中,所述第一薄膜晶体管M1、所述第二薄膜晶体管M2、所述第四薄膜晶体管M4、所述第七薄膜晶体管M7、所述第八薄膜晶体管M8为N型薄膜晶体管;所述第三薄膜晶体管、所述第五薄膜晶体管M5、所述第六薄膜晶体管M6为P型薄膜晶体管。
其中,本实施例所述的薄膜晶体管的第一极和第二极可以是薄膜晶体管的源极或漏极。
图6为本发明第五实施例的阵列基板行驱动单元在工作时各信号的时序图,根据图6所示的时序图,以第一行阵列基板行驱动单元为例,将阵列基板行驱动单元的工作过程分为输出信号阶段t1和复位阶段t2;
在输出信号阶段t1,INPUT为高电平,由于M1为N型薄膜晶体管,则M1导通,此时CLK同为高电平,由于M2为N型薄膜晶体管,M3为P型薄膜晶体管,则M2导通,M3依旧关闭,此时G(1)输出高电平;
在复位阶段t2,CLK为低电平,则M2关闭,M3导通,此时G(1)输出低电平,由于G(1)与M5的栅极连接,且M5和M6为P型薄膜晶体管,M5导通,并且由于此时CLK为低电平,则M6导通,此时G(2)输出高电平;由于G(2)与M4的栅极连接,且M4为N型薄膜晶体管,则M4导通,保持G(1)输出低电平,从而完成对G(1)的复位操作。
图7为本发明第六实施例的阵列基板行驱动单元的电路图,如图7所示,包括第2n行、第2n+1行和第2n+2行阵列基板行驱动单元;在该第六实施例中,所述第2n行、所述第2n+1行和所述第2n+2行阵列基板行驱动单元分别包括:控制模块11、输出模块12和复位模块13;其中,所述第2n行阵列基板行驱动单元的所述控制模块11包括第一薄膜晶体管M1,所述输出模块12包括:第二薄膜晶体管M2和第三薄膜晶体管M3,所述复位模块13包括第四薄膜晶体管M4;所述第2n+1行阵列基板行驱动单元的所述控制模块11包括第五薄膜晶体管M5,所述输出模块12包括:第六薄膜晶体管M6和第七薄膜晶体管M7,所述复位模块13包括第八薄膜晶体管M8;所述第2n+2行阵列基板行驱动单元的所述控制模块11包括第五薄膜晶体管M9,所述输出模块12包括:第六薄膜晶体管M10和第七薄膜晶体管M11,所述复位模块13包括第八薄膜晶体管M12;其中,
所述第一薄膜晶体管M1的栅极与上一行栅极驱动信号输出端G(2n-1)连接;所述第一薄膜晶体管M1的第一极与时钟信号输入端CLK连接;所述第一薄膜晶体管M1的第二极分别与所述第二薄膜晶体管M2的栅极和第三薄膜晶体管M3的栅极连接;
所述第二薄膜晶体管M2的第一极与高电平输出端VGH连接;所述第二薄膜晶体管M2的第二极分别与所述第三薄膜晶体管M3的第一极和本行栅极驱动信号输出端G(2n)连接;
所述第三薄膜晶体管M3的第二极分别与低电平输出端VGL和所述第四薄膜晶体管M4的第一极连接;
所述第四薄膜晶体管M4的栅极与下一行栅极驱动信号输出端G(2n+1)连接;所述第四薄膜晶体管M4的第二极与本行栅极驱动信号输出端G(n)连接;
所述第五薄膜晶体管M5的栅极与上一行栅极驱动信号输出端G(2n)连接;所述第五薄膜晶体管M5的第一极与时钟信号输入端CLK连接;所述第五薄膜晶体管M5的第二极分别与所述第六薄膜晶体管M6的栅极和第七薄膜晶体管M7的栅极连接;
所述第六薄膜晶体管M6的第一极与高电平输出端VGH连接;所述第六薄膜晶体管M6的第二极分别与所述第七薄膜晶体管M7的第一极和本行栅极驱动信号输出端G(2n+1)连接;
所述第七薄膜晶体管M7的第二极分别与低电平输出端VGL和所述第八薄膜晶体管M8的第一极连接;
所述第八薄膜晶体管M8的栅极与下一行栅极驱动信号输出端G(2n+2)连接;所述第八薄膜晶体管M8的第二极与本行行栅极驱动信号输出端G(2+1)连接;
所述第九薄膜晶体管M9的栅极与上一行栅极驱动信号输出端G(2n+1)连接;所述第九薄膜晶体管M9的第一极与时钟信号输入端CLK连接;所述第九薄膜晶体管M9的第二极分别与所述第十薄膜晶体管M10的栅极和第十一薄膜晶体管M11的栅极连接;
所述第十薄膜晶体管M10的第一极与高电平输出端VGH连接;所述第十薄膜晶体管M10的第二极分别与所述第十一薄膜晶体管M11的第一极和本行栅极驱动信号输出端G(2n+2)连接;
所述第十一薄膜晶体管M11的第二极分别与低电平输出端VGL和所述第十二薄膜晶体管M12的第一极连接;
所述第十二薄膜晶体管M12的栅极与下一行栅极驱动信号输出端G(2n+3)连接;所述第十二薄膜晶体管M12的第二极与本行行栅极驱动信号输出端G(2+2)连接;
其中,所述第一薄膜晶体管M1、所述第二薄膜晶体管M2、第五薄膜晶体管M5、所述第七薄膜晶体管M7、所述第九薄膜晶体管M9、所述第十薄膜晶体管M10为P型薄膜晶体管;所述第三薄膜晶体管M3、所述第四薄膜晶体管M4、所述第六薄膜晶体管M6、所述第八薄膜晶体管M8、所述第十一薄膜晶体管M11、所述第十二薄膜晶体管M12为N型薄膜晶体管。
图8为本发明第六实施例的阵列基板行驱动单元在工作时各信号的时序图,根据图6所述的时序图,将阵列基板行驱动单元的工作过程分为t1、t2和t3阶段,所述t1阶段为第2n行阵列基板行驱动单元的输出信号阶段;所述t2阶段为第2n+1行阵列基板行驱动单元的输出信号阶段;所述t3阶段为第2n+2行阵列基板行驱动单元的输出信号阶段;相应的,每一行阵列基板行驱动的输出信号阶段均为上一行阵列基板行驱动单元的复位阶段;
在t1阶段,由于G(2n-1)为低电平,且M1为P型薄膜晶体管,则M1导通,此时CLK同为低电平,由于M2为P型薄膜晶体管,M3为N型薄膜晶体管,则M2导通,M3依旧关闭,此时G(2n)输出高电平;
在t2阶段,CLK为高电平,则M2关闭,M3导通,此时G(2n)输出低电平,由于G(2n)与M5的栅极连接,且M5为P型薄膜晶体管,则M5导通,并且由于此时CLK为高电平,且M6为N型薄膜晶体管,M7为P型薄膜晶体管,因此,M6导通,M7关闭,G(2n+1)输出高电平;由于G(2n+1)与M4的栅极连接,且M4为N型薄膜晶体管,则M4导通,保持G(2n)输出低电平,从而完成对G(2n)的复位操作;
在t3阶段,CLK为低电平,则M6关闭,M7导通,此时G(2n+1)输出低电平,由于G(2n+1)与M9的栅极连接,且M9为P型薄膜晶体管,则M9导通,并且由于此时CLK为低电平,M10为P型薄膜晶体管,M11为N型薄膜晶体管,则M9导通,M10关闭,G(2n+2)输出高电平;由于G(2n+2)与M8的栅极连接,且M8为N型薄膜晶体管,则M8导通,保持G(2n+1)输出低电平,从而完成对G(2n+1)的复位操作。
基于上述阵列基板行驱动单元,本发明还提供了一种阵列基板行驱动电路,包括一个以上上述阵列基板行驱动单元;并且,
除第一行阵列基板行驱动单元外,每一行阵列基板行驱动单元的信号输入端均与上一行阵列基板行驱动单元的栅极信号输出端连接;
除最后一行的阵列基板行驱动单元外,每一行阵列基板行驱动单元的复位端均与下一行阵列基板行驱动单元的栅极信号输出端连接。
本发明还记载了一种显示装置,所述显示装置包括上述显示面板。所述显示装置可以为:液晶面板、电子纸、OLED面板、液晶电视、液晶显示器、数码相框、手机、平板电脑等任何具有显示功能的产品或部件。
以上所述,仅为本发明的较佳实施例而已,并非用于限定本发明的保护范围。凡在本发明的精神和范围之内所作的任何修改、等同替换和改进等,均包含在本发明的保护范围之内。
Claims (6)
1.一种阵列基板行驱动单元,其特征在于,所述阵列基板行驱动单元包括:控制模块,输出模块和复位模块;其中,
所述控制模块与所述输出模块连接,用于在上一行阵列基板行驱动单元的栅极驱动信号或起始输入信号的控制下将时钟信号输出给输出模块;
所述输出模块,用于在时钟信号的控制下,将高电压信号输出作为本行栅极驱动信号;以及在时钟信号的控制下,将低电压信号进行输出;
所述复位模块,用于在下一行阵列基板行驱动单元的栅极驱动信号的控制下,对所述本级栅极驱动信号进行复位。
2.根据权利要求1所述的阵列基板行驱动单元,其特征在于,所述控制模块包括第一薄膜晶体管,所述输出模块包括:第二薄膜晶体管和第三薄膜晶体管,所述复位模块包括第四薄膜晶体管;其中,
所述第一薄膜晶体管的栅极与上一行阵列基板行驱动单元的栅极驱动信号输出端或起始输入信号连接;所述第一薄膜晶体管的第一极与时钟信号输入端连接;所述第一薄膜晶体管的第二极分别与所述第二薄膜晶体管的栅极和第三薄膜晶体管的栅极连接;
所述第二薄膜晶体管的第一极与高电平输出端连接;所述第二薄膜晶体管的第二极分别与所述第三薄膜晶体管的第二极和本行栅极驱动信号输出端连接;
所述第三薄膜晶体管的第二极分别与低电平输出端和所述第四薄膜晶体管的第一极连接;
所述第四薄膜晶体管的栅极与下一行阵列基板驱动单元的栅极驱动信号的输出端连接;所述第四薄膜晶体管的第二极与本行栅极驱动信号输出端连接。
3.根据权利要求2所述的阵列基板行驱动单元,其特征在于,
第一行阵列基板行驱动单元的所述第一薄膜晶体管、第二薄膜晶体管和第四薄膜晶体管为N型薄膜晶体管;所述第三薄膜晶体管为P型薄膜晶体管。
4.根据权利要求3所述的阵列基板行驱动单元,其特征在于,
除第一行阵列基板行驱动单元外,奇数行阵列基板行驱动单元的所述第一薄膜晶体管和第三薄膜晶体管为P型薄膜晶体管;所述第二薄膜晶体管和第四薄膜晶体管为N型薄膜晶体管;
偶数行阵列基板行驱动单元的所述第一薄膜晶体管和第二薄膜晶体管为P型薄膜晶体管;所述第三薄膜晶体管和第四薄膜晶体管为N型薄膜晶体管。
5.一种阵列基板行驱动电路,其特征在于,所述阵列基板行驱动电路包括一个以上如权利要求1至4任一项所述的阵列基板行驱动单元;
除第一行阵列基板行驱动单元外,每一行阵列基板行驱动单元的信号输入端均与上一行阵列基板行驱动单元的栅极信号输出端连接;
除最后一行的阵列基板行驱动单元外,每一行阵列基板行驱动单元的复位端均与下一行阵列基板行驱动单元的栅极信号输出端连接。
6.一种显示装置,其特征在于,所述显示装置包括如权利要求5所述的显示面板。
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