CN104377204A - 非易失性存储器(NVM)单元、高压晶体管和高-k 以及金属栅晶体管集成 - Google Patents

非易失性存储器(NVM)单元、高压晶体管和高-k 以及金属栅晶体管集成 Download PDF

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Abstract

本发明提供了非易失性存储器(NVM)单元、高压晶体管和高-k以及金属栅晶体管集成。通过使用具有非易失性存储器(NVM)部分、第一高压部分、第二高压部分和逻辑部分的衬底来制作半导体结构的方法包括在所述NVM部分、所述第一和第二高压部分和所述逻辑部分中的所述衬底的主要表面上生长第一导电层。在所述NVM部分中制作存储器单元，同时所述第一导电层保持在所述第一和第二高压部分和所述逻辑部分中。对所述第一导电层构图以在所述第一和第二高压部分中形成晶体管栅极。在所述NVM部分和所述第一和第二高压部分中形成保护掩膜。在所述逻辑部分中形成晶体管栅极，同时所述保护掩膜保持在所述NVM部分和所述第一和第二高压部分中。

Description

非易失性存储器(NVM)单元、高压晶体管和高-k 以及金属栅晶体管集成
技术领域
本公开通常涉及非易失性存储器(NVM)单元和其它晶体管类型，更具体地涉及将NVM单元与具有高-k栅电介质和金属栅的逻辑晶体管以及具有高压的晶体管集成。
背景技术
由于对存储电荷的NVM晶体管以及通常用于高速操作的逻辑晶体管的不同要求，非易失性存储器(NVM)和逻辑晶体管的集成一直是一个挑战。随着浮置栅极以及纳米晶体或氮化物的使用，存储电荷的需要已经解决了大部分。在任何这些情况下，对这种独特层的需要使得NVM晶体管和逻辑晶体管的集成很困难。特定类型的电荷存储层也对可用于实现集成的可用选项有很大影响。进一步复杂性就是当逻辑晶体管是高-k金属栅晶体管以及高压晶体管时。高-k栅电介质通常不能经受高温，而该高温对于NVM单元和高压晶体管来说，通常是最好的。而且，高压晶体管通常对于栅电介质具有相对厚的氧化层，当被刻蚀时，这可以导致隔离氧化物的对应凹处暴露逻辑晶体管沟道区域的侧壁表面。暴露晶体管区域的侧壁表面使得控制晶体管的阈值电压变得困难，并且因此给那些晶体管造成了泄露问题。
因此，需要提供一种改进上述提到的一个或多个问题的集成。
附图说明
本发明通过示例的方式被图示并且不被附图限制，在附图中类似的参考符号表示相同的元素。附图中的元素说明是为了简便以及清晰，不一定按比例绘制。
图1是根据一个实施例在处理的一个阶段的具有非易失性存储器(NVM)结构和逻辑晶体管结构的半导体结构的截面图；
图2是在处理的一个后续阶段的图1的半导体结构的截面图；
图3是在处理的一个后续阶段的图2的半导体结构的截面图；
图4是在处理的一个后续阶段的图3的半导体结构的截面图；
图5是在处理的一个后续阶段的图4的半导体结构的截面图；
图6是在处理的一个后续阶段的图5的半导体结构的截面图；
图7是根据一个第二实施例的在处理的一个阶段的半导体结构的截面图；
图8是在处理的一个后续阶段的图7的半导体结构的截面图；
图9是在处理的一个后续阶段的图8的半导体结构的截面图；
图10是在处理的一个后续阶段的图9的半导体结构的截面图；
图11是在处理的一个后续阶段的图10的半导体结构的截面图；
图12是在处理的一个后续阶段的图11的半导体结构的截面图；
图13是在处理的一个后续阶段的图12的半导体结构的截面图；
图14是在处理的一个后续阶段的图13的半导体结构的截面图；
图15是在处理的一个后续阶段的图14的半导体结构的截面图；
图16是在处理的一个后续阶段的图15的半导体结构的截面图；
图17是在处理的一个后续阶段的图16的半导体结构的截面图；
图18是在处理的一个后续阶段的图17的半导体结构的截面图；以及
图19是在处理的一个后续阶段的图18的半导体结构的截面图。
具体实施方式
在一个方面中，在集成电路的NVM部分中的非易失性存储器(NVM)单元和在该集成电路的逻辑部分中的逻辑晶体管的集成包括在NVM部分中形成NVM单元的栅结构，包括电荷存储层，同时掩膜逻辑部分。逻辑栅被形成，同时用硬掩膜来掩膜NVM部分，该硬掩膜随后被用于在NVM部分中形成侧壁垫片。在NVM部分和逻辑部分同时执行源极/漏极植入。通过参考下面的说明和附图，可以更好地理解。
本发明所描述的半导体衬底可以是任何半导体材料或材料的组合，例如砷化镓、硅锗、绝缘体硅片(SOI)、硅、单晶硅等等，以及上面的组合。除非另有说明，氧化层是指氧化硅层。类似第，除非另有说明，氮化层是指氮化硅层。
图1所示的是集成电路的半导体结构10，具有衬底12、衬底12中的隔离区域14、衬底12中的隔离区域16、衬底12中的隔离区域18、衬底12中的隔离区域20以及衬底12中的隔离区域22。NVM部分24在隔离区域14和16之间，第一高压部分26在隔离区域16和18之间，第二高压部分28在隔离区域18和20之间，以及逻辑部分30在隔离区域20和22之间。衬底12具有在NVM部分24中的井32、在第一和第二高压部分26和28中的井34以及在逻辑部分30中的井36。井32、34和36可以是P类型井，以及衬底12可以是P类型。也可以存在N类型井，未示出。
图2所示的是在NVM部分24中的衬底12上生长氧化层38、在第一高压部分26中的衬底12上生长氧化层40、在第二高压部分28中的衬底12上生长氧化层42、在逻辑部分30中的衬底12上生长氧化层42、在隔离区域14、16、18、20和22以及氧化层38、40、42和44上生长多晶硅层46之后的半导体结构10，这些都是比较薄的，并且厚度可以是大约30埃。氧化层生长为高品质并在900摄氏度或更高的温度下生长。多晶硅层46的厚度可以是大约600埃。
图3所示的是在对多晶硅层46构图以在氧化层38和隔离区域14和16的部分上保留一部分多晶硅层46并且在氧化层44和隔离区域20和22的部分上保留一部分多晶硅层46之后的半导体结构10。由于对于构图的刻蚀是共同的，此构图将光致抗蚀剂用作掩模。
图4所示的是在移除氧化层40和42以及生长氧化层48和50至大约100埃之后的半导体结构10。在氧化层40和42是薄的情况下，由于移除氧化层40和42的刻蚀，对隔离区域16、18和20的影响最小。隔离区域16、18和20以及隔离区域14和22可以是大约2500埃深。此外，氧化层48和50中的氧化物生长消耗了在那里它们被生长的衬底12部分。其效果是，在高压部分26和28中的衬底12的顶面上几乎与隔离区域18和隔离区域16和20的与高压部分26和28交界的部分保持共面。在氧化层48和50的生长期间，氧化层52在NVM部分24中的多晶硅层46的部分上生长，以及氧化层54在逻辑部分30中的多晶硅层46的部分上生长。
图5所示的是在执行氧化层50、52和54的构图刻蚀之后的半导体结构10。这使得氧化层48保留在第一高压部分26中。
图6所示的是在第二高压部分28中的衬底12的顶面上生长氧化层60以及在第一高压部分26中生长附加氧化物以导致比第一高压部分26的氧化层48厚并且比氧化层60厚的氧化层58之后的半导体结构10。氧化层60可以生长为125埃，以便所得到的氧化层58的厚度是大约200埃。氧化物的生长速率随着厚度的增加而减小。这种氧化物生长也增厚了氧化层56和62。发生高压部分26和28中的衬底12的顶面的某个消耗。紧接在氧化物生长之前的是将刻蚀暴露的氧化物的预清洗。在该预清洗中，与NVM部分24中的衬底12的顶面相接的隔离区域14和16以及与逻辑部分30中的衬底12的顶面相接的隔离区域20和22受到多晶硅层46的剩余部分的保护。由于氧化层58比氧化层60厚，第二高压部分28可以被认为是中间电压部分。
图7所示的是在执行构图的刻蚀以移除氧化层56和62以及多晶硅层46的剩余部分之后的半导体结构10。在该刻蚀中，与第一高压部分26中的衬底12的顶面相接的隔离区域16和18以及与第二高压部分28中的衬底12的顶面相接的隔离区域18和20通过使用光致抗蚀剂掩模受到保护。
图8所示的是在图案刻蚀以移除都是相当薄(只有大约30埃)的氧化层38和44之后的半导体结构10。然后在NVM部分24、高压部分26和28和逻辑部分30上执行氧化物生长，其结果是在NVM部分24中的氧化层64以及在逻辑部分30中的氧化层70的厚度大约都是26-32埃。这导致氧化物在高压部分26和28中进一步生长大约15-20埃，以导致在第一高压部分26中的氧化层66以及在第二高压部分28中的氧化层68。
图9所示的是在NVM部分24、高压部分26和28和逻辑部分30中沉积多晶硅层72以覆盖氧化层64、66、68和70以及隔离部分14、16、18、20和22之后的半导体结构10。多晶硅层72的厚度可以是大约800埃。
图10所示的是在高压部分26和28和逻辑部分30上形成构图的光致抗蚀剂层74并执行植入以从多晶硅层72形成掺杂的多晶硅层78之后的半导体结构10。这保证了随后从掺杂的多晶硅层78形成的控制栅将是足够导电的。
图11所示的是在对掺杂的多晶硅层78构图以从掺杂的多晶硅层78的靠近隔离区域14的部分形成第一选择栅以及从掺杂的多晶硅层78的靠近隔离区域16的部分形成第二选择栅之后的半导体结构10。
图12所示的是在NVM部分24、高压部分26和28和逻辑部分30中形成电荷存储层80之后的半导体结构10。电荷存储层80是由底部氧化物82、纳米晶体84作为代表的多个纳米晶体以及在纳米晶体之间及其上面的顶部氧化物86形成的。电荷存储层位于高压部分26和28和逻辑部分30中的多晶硅层72上。在NVM部分24中，电荷存储层80在从掺杂的多晶硅层78形成的第一和第二选择栅的侧壁之上、之间、沿着所述侧壁。电荷存储层位于隔离区域14和16以及从掺杂的多晶硅层78形成的选择栅之间的区域中的NVM部分24中的衬底12上。
图13所示的是在NVM部分24、高压部分26和28和逻辑部分30中的电荷存储层80上沉积多晶硅层88之后的半导体结构10。
图14所示的是在构图刻蚀多晶硅层88和电荷存储层80以通过将多晶硅层88的第一部分保留为在多晶硅层88的第一部分的右侧之上并沿所述右侧的控制栅以及将多晶硅层88的第二部分保留为在多晶硅层88的第二部分的左侧之上并沿着所述左侧的控制栅来形成控制栅之后的半导体结构10。多晶硅层88从高压部分26和28和逻辑部分30上移除。多晶硅层88的第一部分从多晶硅层78的第一部分横向向右延伸，以及多晶硅层88的第二部分从多晶硅层78的第二部分横向向左延伸。电荷存储层80在多晶硅层78和88的第一部分之间以及多晶硅层78和88的第二部分之间。其结果是两个栅堆叠，每一个选择栅在氧化层64之上，控制栅具有在电荷存储层之上的部分，其中电荷存储层在衬底12的顶面上，一个部分沿着选择栅的一侧，以及一个部分在选择栅的顶部部分上，其中电荷存储层在选择栅和控制栅之间。
图15所示的是在构图刻蚀多晶硅层72以将第一高压部分26中的一部分保留为高压晶体管的栅极以及将第二高压部分28中的一部分保留为高压晶体管的栅极之后的半导体结构10。氧化层66是第一高压部分26的高压晶体管的栅极电介质，而氧化层68是第二高压部分28的高压晶体管的栅极电介质。多晶硅层72保留在逻辑部分30上。因此，NVM部分24和高压部分26和28的栅结构被完成。
图16所示的是在沉积氧化层90、氮化层92和氧化层94并且然后构图以从逻辑部分30移除氧化层90、氮化层92、氧化层94和多晶硅层72之后的半导体结构10。氧化层90具有被选择用于形成侧壁垫片的厚度，其中垫片将起到用于延伸植入的掩模的作用。其结果是，NVM部分24和高压部分26和28的栅结构受到氧化层90、氮化层92和氧化层94保护，并且逻辑部分30只具有氧化层70，其通过预清洗很容易被移除，所述预清洗也移除氧化层94。
图17所示的是在形成栅结构96之后的半导体结构10，所述栅结构具有高k电介质98、功函数金属100和可以是多晶硅的上部栅极102。这示出NVM部分24、高压部分26和28以及逻辑部分30的完成的栅结构。这些都是通过刻蚀取得的，其中该刻蚀仅最低限度地影响隔离区域20和22的相邻井36的部分。移除氧化层70之后，达到图17中所示的结果不要求氧化物刻蚀。从图1所示的共面结构开始，接触隔离区域20和22的仅有的氧化物刻蚀是移除都相当薄并且对逻辑部分30中的衬底12的顶面和隔离区域20和22的顶面之间的共面有很小影响的氧化层44和氧化层70的刻蚀，其中在形成栅结构96之前隔离区域20和22与井36相邻。形成栅结构96之后，可以影响隔离区域20和22的氧化物刻蚀具有最小影响，因为栅极已经跨越隔离区域，使得后续刻蚀对导致从隔离区域和有源区之间的共面的显著偏离的刻蚀所引起的泄露类型有最小影响，如果有的话。表面处及其附近的井区域32、34和36可以被认为是有源区域。
图18所示的是在通过使用图17和图18中所示的氧化层90在NVM部分24和高压部分26和28的栅结构周围形成侧壁垫片之后的半导体结构10。在从氧化层90形成侧壁垫片之前，氮化层和氧化层被沉积以用于在栅结构96周围形成氮化物的侧壁垫片104以及在侧壁垫片104周围形成氧化物的侧壁垫片106。
图19所示的是在执行延伸植入；在NVM部分24、高压部分26和28和逻辑部分30的栅结构周围形成氧化物侧壁垫片108；以及执行加深源极/漏极植入之后的半导体结构10。这些源极/漏极植入在使栅极足够导电方面很有效。其结果是NVM部分24中的源极/漏极区域110、112和114；第一高压部分26中的源极/漏极区域115和116；第二高压部分28中的源极/漏极区域118和120；以及逻辑部分30中的源极/漏极区域122和124。
图15所示的结构示出了栅极(包括具有不同厚度的生长氧化物的栅极)可以如何以对定义通过使用栅电介质的高-k电介质以及直接在栅电介质上的金属形成的逻辑晶体管的周界的隔离区域有最小影响被实现的。导致了从有源和隔离之间的共面的主要偏离的最有可能的氧化物是用于形成高压操作的厚氧化物，在这种情况下是氧化物66和68，相应的氧化物没有在逻辑部分30中生长。而且，这些氧化物的刻蚀在逻辑部分30的有源/隔离接口被阻止。
目前应了解,提供了一种制作半导体器件的方法。所述方法包括使用具有非易失性存储器(NVM)部分、高压部分、中间电压部分和逻辑部分的衬底。所述方法还包括在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中的所述衬底的主要表面上生长第一氧化物。所述方法还包括在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中的所述第一氧化物上沉积第一导电层。所述方法还包括构图并刻蚀所述第一导电层以暴露所述高压部分和所述中间电压部分。所述方法还包括在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中生长第二氧化物。所述方法还包括掩膜所述高压部分。所述方法还包括从所述NVM部分、所述中间电压部分和所述逻辑部分刻蚀所述第二氧化物，同时所述高压部分被掩膜。所述方法还包括在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中生长第三氧化物。所述方法还包括掩膜所述高压部分和所述中间电压部分。所述方法还包括刻蚀所述NVM部分和所述逻辑部分中的所述第三氧化物和所述第一导电层，同时所述高压部分和所述中间电压部分保持被掩膜。所述方法还包括在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中生长第四氧化物。所述方法还包括在NVM部分中制作操作期间需要高压的存储器单元，所述制作包括当在所述NVM部分中的第二导电层中执行植入时在所述高压部分、所述中间电压部分和所述逻辑部分上使用保护层。所述方法还包括移除所述高压部分、所述中间电压部分和所述逻辑部分上的所述保护层。所述方法还包括构图所述高压部分和所述中间电压部分中的晶体管栅极。所述方法还包括在所述NVM部分、所述高压部分、所述中间电压部分中沉积保护掩膜。所述方法还包括在所述逻辑部分中形成逻辑器件，同时所述保护掩膜保持在所述NVM部分、所述高压部分和所述中间电压部分中。所述方法可以进一步特征：制作所述存储器单元还包括通过植入所述第二导电层以及构图所述第二导电层和所述第四氧化物来形成选择栅；在所述选择栅上以及所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中的所述衬底上形成电荷存储层；在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中的所述电荷存储层上沉积第三导电层；以及构图所述第三导电层和所述电荷存储层以在所述电荷存储层的剩余部分上以及在所述NVM部分中的所述选择栅的一部分上形成控制栅，并且移除所述高压部分、所述中间电压部分和所述逻辑部分中的所述电荷存储层和所述第三导电层。所述方法还可以具有进一步特征：所述电荷存储层包括由顶部和底部电介质层之间的离散存储元件与顶部和底部电介质层之间的连续存储元件组成的组中的一个。所述方法可以具有进一步特征：所述保护层包括光致抗蚀剂。所述方法可以具有进一步特征：所述保护掩膜包括氮化层和氧化层。所述方法可以具有进一步特征：形成所述逻辑器件包括在所述逻辑部分上形成高k电介质；在所述高k电介质上形成阻挡层；以及构图所述阻挡层。所述方法可以具有进一步特征：形成所述逻辑器件还包括在所述阻挡层上形成多晶硅层；以及构图所述多晶硅层和所述高介电k质，其中图案所述多晶硅层和所述高k电介质与构图所述阻挡层对准以保留栅堆叠。所述方法可以具有进一步特征：制作所述存储器单元还包括为所述第三导电层沉积多晶硅层。所述方法可以具有进一步特征：所述第二氧化物在所述NVM部分和所述逻辑部分中的所述第一导电层上生长。
还公开的是一种通过使用具有非易失性存储器(NVM)部分、第一高压部分、第二高压部分和逻辑部分的衬底制作半导体结构的方法。所述方法包括在所述NVM部分、所述第一和第二高压部分和所述逻辑部分中的所述衬底的主要表面上生长第一导电层。所述方法还包括在所述NVM部分中制作存储器单元，同时所述第一导电层保持在所述第一和第二高压部分和所述逻辑部分中。所述方法还包括构图所述第一导电层以在所述第一和第二高压部分中形成晶体管栅极。所述方法还包括在所述NVM部分和所述第一和第二高压部分上形成保护掩膜。所述方法还包括在所述逻辑部分中形成晶体管栅极，同时所述保护掩膜保持在所述NVM部分和所述第一和第二高压部分中。所述方法可以具有进一步特征：制作所述存储器单元还包括通过植入所述第一导电层的一部分以及构图所述第一导电层形成选择栅；在所述选择栅上以及所述NVM部分、所述第一和第二高压部分和所述逻辑部分中的所述选择栅和衬底上形成电荷存储层；在所述NVM部分、所述第一和第二高压部分和所述逻辑部分中的所述电荷存储层上沉积第二导电层；构图所述第二导电层和所述电荷存储层以在所述电荷存储层的剩余部分上以及在所述NVM部分中的所述选择栅的一部分上形成控制栅，并且移除所述第一和第二高压部分和所述逻辑部分中的所述电荷存储层和所述第二导电层。所述方法可以具有进一步特征：电荷存储层包括由顶部和底部电介质层之间的离散存储元件以及顶部和底部电介质层之间的连续存储元件组成的组中的一个。所述方法可以具有进一步特征：为制作所述存储器单元构图所述第一导电层和构图所述第一导电层以在所述第一和第二高压部分中形成所述晶体管栅极同时被执行。所述方法可以具有进一步特征：制作所述存储器单元包括构图所述第一导电层以形成所述存储器单元的栅极，并且构图所述第一导电层以在所述第一和第二高压部分中形成所述晶体管栅极与构图所述第一导电层以形成所述存储器单元的所述栅极同时被执行。所述方法可以具有进一步特征：所述保护掩膜包括氮化层和氧化层。所述方法可以具有进一步特征：形成所述晶体管栅极包括形成高k电介质；在所述高k电介质上形成阻挡层；在所述阻挡层上形成多晶硅层；以及构图所述高k电介质、所述阻挡层和所述多晶硅层。所述方法可以具有进一步特征：所述第一导电层是多晶硅层。所述方法可以具有进一步特征：所述制作包括当在所述NVM部分中的第二导电层中执行植入时，在所述第一和第二高压部分和所述逻辑部分上使用保护层。所述方法可以还包括在制作所述存储器单元之前，构图并刻蚀所述第一导电层以暴露所述第一和第二高压部分；在所述NVM部分、所述第一和第二高压部分和所述逻辑部分中生长第二氧化物；掩膜第一所述高压部分；从所述NVM部分、第二所述高压部分和所述逻辑部分刻蚀所述第二氧化物，同时所述第一所述高压部分被掩膜；在所述NVM部分、所述第一和第二高压部分和所述逻辑部分上生长第三氧化物；掩膜所述第一和第二高压部分；刻蚀所述NVM部分和所述逻辑部分中的所述第三氧化物和所述第一导电层，同时所述第一和第二所述高压部分保持被掩膜；以及在所述NVM部分、所述第一和第二所述高压部分和所述逻辑部分上生长第四氧化物。
在描述和权利要求中的术语“前面”、“后面”、“顶部”、“底部”、“上面”、“下面”等等(如果有的话)是用于描述性的目的并且不一定用于描述永久性的相对位置。应了解术语的这种用法在适当的情况下是可以互换的以便本发明所描述的实施例例如，能够在其它方向而不是本发明所说明的或在其它方面进行操作。
虽然本发明的描述参照具体实施例，在不脱离如所附权利要求所陈述的本发明范围的情况下，可以进行各种修改以及变化。例如，不同或附加类型的有源区域可以被使用，例如其它电平的高压和不同井类型以及相应的晶体管类型。因此，说明书以及附图被认为是说明性而不是限制性的，并且所有这些修改旨在包括在本发明范围内。在此关于具体实施例描述的任何好处、优点或解决方案都不旨在被解释为任何或所有权利要求的关键的、必需的、或本质特征或元素。
此外，本发明所用的“一”或“一个”被定义为一个或多个。并且，在权利要求中所用词语如“至少一个”以及“一个或多个”不应该被解释以暗示通过不定冠词“一”或“一个”引入的其它权利要求元素限定任何其它特定权利要求。所述特定权利要求包括这些所引入的对发明的权利元素，所述权利元素不仅仅包括一个这样的元素。即使当同一权利要求中包括引入短语“一个或多个”或“至少一个”以及不定冠词，例如“一”或“一个”。使用定冠词也是如此。
除非另有说明，使用术语如“第一”以及“第二”是用于任意区分这些术语描述的元素的。因此，这些术语不一定表示时间或这些元素的其它优先次序。

Claims (20)

1.一种通过使用具有非易失性存储器(NVM)部分、高压部分、中间电压部分和逻辑部分的衬底来制作半导体结构的方法，包括：
在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中的所述衬底的主要表面上生长第一氧化物；
在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中的所述第一氧化物上沉积第一导电层；
构图并刻蚀所述第一导电层以暴露所述高压部分和所述中间电压部分；
在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中生长第二氧化物；
掩膜所述高压部分；
从所述NVM部分、所述中间电压部分和所述逻辑部分刻蚀所述第二氧化物，同时所述高压部分被掩膜；
在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中生长第三氧化物；
掩膜所述高压部分和所述中间电压部分；
刻蚀所述NVM部分和所述逻辑部分中的所述第三氧化物和所述第一导电层，同时所述高压部分和所述中间电压部分保持被掩膜；
在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中生长第四氧化物；
在NVM部分中制作操作期间需要高压的存储器单元，所述制作包括当在所述NVM部分中的第二导电层中执行植入时在所述高压部分、所述中间电压部分和所述逻辑部分上使用保护层；
移除所述高压部分、所述中间电压部分和所述逻辑部分上的所述保护层；
对所述高压部分和所述中间电压部分中的晶体管栅极构图；
在所述NVM部分、所述高压部分和所述中间电压部分中沉积保护掩膜；以及
在所述逻辑部分中形成逻辑器件，同时所述保护掩膜保持在所述NVM部分、所述高压部分和所述中间电压部分中。
2.根据权利要求1所述的方法，其中制作所述存储器单元还包括：
通过植入所述第二导电层以及对所述第二导电层和所述第四氧化物构图来形成选择栅；
在所述选择栅上以及在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中的所述衬底上形成电荷存储层；
在所述NVM部分、所述高压部分、所述中间电压部分和所述逻辑部分中的所述电荷存储层上沉积第三导电层；
对所述第三导电层和所述电荷存储层构图以在所述电荷存储层的剩余部分上以及在所述NVM部分中的所述选择栅的一部分上形成控制栅，并且移除所述高压部分、所述中间电压部分和所述逻辑部分中的所述电荷存储层和所述第三导电层。
3.根据权利要求2所述的方法，其中所述电荷存储层包由顶部和底部电介质层之间的离散存储元件以及顶部和底部电介质层之间的连续存储元件组成的组中的一个。
4.根据权利要求1所述的方法，其中所述保护层包括光致抗蚀剂。
5.根据权利要求1所述的方法，其中所述保护掩膜包括氮化层和氧化层。
6.根据权利要求1所述的方法，其中形成所述逻辑器件包括：
在所述逻辑部分上形成高k电介质；
在所述高k电介质上形成阻挡层；以及
对所述阻挡层构图。
7.根据权利要求6所述的方法，其中形成所述逻辑器件还包括：
在所述阻挡层上形成多晶硅层；以及
对所述多晶硅层和所述高k电介质构图，其中对所述多晶硅层和所述高k电介质构图与对所述阻挡层构图对准以保留栅堆叠。
8.根据权利要求1所述的方法，其中制作所述存储器单元还包括：
为所述第二导电层沉积多晶硅层。
9.根据权利要求2所述的方法，其中制作所述存储器单元还包括：
为所述第三导电层沉积多晶硅层。
10.根据权利要求1所述的方法，其中所述第二氧化物在所述NVM部分和所述逻辑部分中的所述第一导电层上生长。
11.一种通过使用具有非易失性存储器(NVM)部分、第一高压部分、第二高压部分和逻辑部分的衬底来制作半导体结构的方法，包括：
在所述NVM部分、所述第一和第二高压部分和所述逻辑部分中的所述衬底的主要表面上的氧化层上生长第一导电层；
在所述NVM部分中制作存储器单元，同时所述第一导电层保持在所述第一和第二高压部分和所述逻辑部分中；
对所述第一导电层构图以在所述第一和第二高压部分中形成晶体管栅极；
在所述NVM部分和所述第一和第二高压部分上形成保护掩膜；以及
在所述逻辑部分中形成晶体管栅极，同时所述保护掩膜保持在所述NVM部分以及所述第一和第二高压部分中。
12.根据权利要求11所述的方法，其中制作所述存储器单元还包括：
通过植入所述第一导电层的一部分以及对所述第一导电层构图来形成选择栅；
在所述选择栅以及在所述NVM部分、所述第一和第二高压部分和所述逻辑部分中的所述衬底上形成电荷存储层；
在所述NVM部分、所述第一和第二高压部分和所述逻辑部分中的所述电荷存储层上沉积第二导电层；
对所述第二导电层和所述电荷存储层构图以在所述电荷存储层的剩余部分上以及在所述NVM部分中的所述选择栅的一部分上形成控制栅，并且移除所述第一和第二高压部分和所述逻辑部分中的所述电荷存储层和所述第二导电层。
13.根据权利要求12所述的方法，其中所述电荷存储层包括由顶部和底部电介质层之间的离散存储元件以及顶部和底部电介质层之间的连续存储元件组成的组中的一个。
14.根据权利要求12所述的方法，其中为制作所述存储器单元对所述第一导电层构图和对所述第一导电层构图以在所述第一和第二高压部分中形成所述晶体管栅极被同时执行。
15.根据权利要求11所述的方法，其中制作所述存储器单元包括对所述第一导电层构图以形成所述存储器单元的栅极，并且对所述第一导电层构图以在所述第一和第二高压部分中形成所述晶体管栅极与对所述第一导电层构图以形成所述存储器单元的所述栅极被同时执行。
16.根据权利要求11所述的方法，其中所述保护掩膜包括氮化层和氧化层。
17.根据权利要求11所述的方法，其中形成所述晶体管栅极包括：
形成高k电介质；
在所述高k电介质上形成阻挡层；
在所述阻挡层上形成多晶硅层；以及
对所述高k电介质、所述阻挡层和所述多晶硅层构图。
18.根据权利要求11所述的方法，其中：
所述第一导电层是多晶硅层。
19.根据权利要求11所述的方法，其中：
所述制作包括当在所述NVM部分中的第二导电层中执行植入时在所述第一和第二高压部分和所述逻辑部分上使用保护层。
20.根据权利要求11所述的方法，还包括：
在制作所述存储器单元之前：
图案并刻蚀所述第一导电层以暴露所述第一和第二高压部分；
在所述NVM部分、所述第一和第二高压部分和所述逻辑部分中生长第二氧化物；
掩膜所述第一高压部分；
从所述NVM部分、所述第二高压部分和所述逻辑部分刻蚀所述第二氧化物，同时所述第一高压部分被掩膜；
在所述NVM部分、所述第一和第二所述高压部分和所述逻辑部分中生长第三氧化物；
掩膜所述第一和第二高压部分；
对所述NVM部分和所述逻辑部分中的所述第三氧化物和所述第一导电层刻蚀，同时所述第一和第二高压部分保持被掩膜；以及
在所述NVM部分、所述第一和第二高压部分和所述逻辑部分中生长第四氧化物。
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