CN104364880A - Soi晶片的制造方法 - Google Patents
Soi晶片的制造方法 Download PDFInfo
- Publication number
- CN104364880A CN104364880A CN201380026585.8A CN201380026585A CN104364880A CN 104364880 A CN104364880 A CN 104364880A CN 201380026585 A CN201380026585 A CN 201380026585A CN 104364880 A CN104364880 A CN 104364880A
- Authority
- CN
- China
- Prior art keywords
- wafer
- aforementioned
- dielectric film
- soi
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 230000002093 peripheral effect Effects 0.000 claims abstract description 15
- 239000007788 liquid Substances 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims description 62
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 30
- 239000007789 gas Substances 0.000 claims description 19
- 238000005468 ion implantation Methods 0.000 claims description 16
- 238000010030 laminating Methods 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 16
- 230000004224 protection Effects 0.000 claims description 15
- 239000007864 aqueous solution Substances 0.000 claims description 12
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 12
- 238000010438 heat treatment Methods 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- 239000001257 hydrogen Substances 0.000 claims description 3
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 238000002347 injection Methods 0.000 abstract 1
- 239000007924 injection Substances 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 19
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 14
- 239000000243 solution Substances 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 230000000052 comparative effect Effects 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 8
- 238000010023 transfer printing Methods 0.000 description 8
- 230000003628 erosive effect Effects 0.000 description 5
- 125000006239 protecting group Chemical group 0.000 description 4
- 238000002372 labelling Methods 0.000 description 3
- 229920000915 polyvinyl chloride Polymers 0.000 description 3
- 239000004800 polyvinyl chloride Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 244000287680 Garcinia dulcis Species 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000005187 foaming Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 125000000896 monocarboxylic acid group Chemical group 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000013138 pruning Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000011856 silicon-based particle Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
- H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Element Separation (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
本发明是一种SOI晶片的制造方法,其具有以下工序:于至少整个基底晶片的表面上形成绝缘膜,对于以离子注入层为界来剥离接合晶片之前的贴合晶片,一边保护背面的绝缘膜,所述背面位于基底晶片的贴合面的相反侧,一边使该贴合晶片接触可溶解绝缘膜的液体、或暴露于可溶解绝缘膜的气体中,由此,自贴合晶片的外周端向中心方向,蚀刻位于接合晶片与基底晶片之间的绝缘膜。由此,可提供一种SOI晶片的制造方法,当在基底晶片上形成绝缘膜并进行贴合时,可控制平台宽度,防止SOI岛的发生,同时可抑制SOI晶片的翘曲。
Description
技术领域
本发明涉及一种通过离子注入剥离法来制造SOI晶片的方法。
背景技术
先前,在通过离子注入剥离法制作而成的SOI(绝缘层上覆硅)晶片的外周部,SOI层未经转印,产生露出基底晶片(base wafer)表面的平台(terrace)。其主要原因在于,在晶片外周部,由于研磨塌边导致晶片的平坦度较差,因此贴合晶片之间的结合力较弱,而使SOI层难以转印至基底晶片侧。
利用光学显微镜来观察此SOI晶片的平台部,则在SOI层与平台部的交界上,观察到SOI层呈岛状孤立的SOI岛。这可认为是发生在SOI层会被转印的平坦度与不会被转印的平坦度的过渡区域上。此种SOI岛在组件制作工序中自晶片上剥落,并成为硅微粒,再次附着于组件制作区域中,存在导致组件不良的担忧(参照专利文献1)。
又,在离子注入剥离法中,由于上述平台部的宽度(平台宽度)是取决于贴合的晶片的成为平台部的区域的平坦度,因此,贴合后难以控制平台宽度。例如,当在SOI晶片的平台部上,在组件工序中制作激光标记等的时候,若平台宽度过窄,则存在无法制作激光标记的担忧。
作为改善此种SOI岛并控制平台宽度的方法,存在以下方法:使贴合后的晶片浸渍于含有氢氟酸(Hydrofluoric Acid,HF)的水溶液中,并自外周来蚀刻位于接合晶片(bond wafer)与基底晶片之间的绝缘膜(专利文献2)。
现有技术文献
专利文献
专利文献1:日本特开2002-305292号公报
专利文献2:日本特开2010-199353号公报
专利文献3:日本特开2006-270039号公报
专利文献4:日本特开2006-216662号公报
专利文献5:日本特表2008-526038号公报
发明内容
[发明所要解决的课题]
当利用离子注入剥离法来制作例如埋入绝缘膜较厚的SOI晶片时,由于可剥离的膜厚受到离子注入机的加速电压的限制,因此,可使用在基底晶片侧形成绝缘膜并进行贴合的方法。
此时,若对基底晶片上形成有绝缘膜的贴合晶片,若通过专利文献2所记载的方法来改善其平台部,则由于不仅接合晶片与基底晶片之间的绝缘膜,甚至基底晶片背面的绝缘膜均将被移除,因此,将发生剥离后的SOI晶片上翘曲较大的问题。
其原因在于,绝缘膜仅残留于基底晶片的贴合面侧,因绝缘膜与硅的热膨胀系数不同而发生。由于此绝缘膜所导致的翘曲与绝缘膜的膜厚成比例地变大,因此,当在基底晶片上形成较厚的绝缘膜时,翘曲的抑制成为尤其重要的课题之一。
作为仅移除SOI晶片的表面侧的氧化膜而并不移除基底晶片背面的氧化膜的方法,存在专利文献3所公开的通过旋转蚀刻(spin etching)的方法。
然而,即便将旋转蚀刻应用于剥离后的SOI晶片,也不能减少平台部的SOI岛,由于自埋入氧化膜端面开始的蚀刻,导致SOI层的外周端成为悬垂(overhang)形状而容易剥落。
于专利文献4中,记载有以下事项:预先将贴合前的在接合晶片或基底晶片上所形成的氧化膜的外周部移除后再贴合,以防止因离子注入剥离法而导致发生SOI晶片的平台部的SOI岛。然而,专利文献4由于是在贴合前移除氧化膜的外周部,因此,存在此移除工序较为烦杂的缺点。
又,专利文献5所公开的技术,在以已进行贴合的状态来进行氧化膜的蚀刻的点而言,与专利文献2相同;但是,在其氧化膜的移除为用于进行称为修剪(trimming)的硅的蚀刻也就是预处理之点而言,有所不同。又,关于离子注入剥离法特有的问题也就是SOI岛,并未记载。
本发明是鉴于上述问题点而完成,其目的在于提供一种SOI晶片的制造方法,当在基底晶片上形成绝缘膜并进行贴合时,可控制平台宽度,防止SOI岛的发生,同时可抑制SOI晶片的翘曲。
[解决课题的方法]
为了达成上述目的,本发明提供一种SOI晶片的制造方法,其从由单晶硅所构成的接合晶片的表面,离子注入氢或稀有气体中的至少1种气体离子而形成离子注入层,在将该接合晶片的离子注入后的表面与基底晶片的表面隔着绝缘膜贴合后,以前述离子注入层为界来剥离前述接合晶片,由此来制作SOI晶片,其中,所述SOI晶片的制造方法的特征在于,具有以下工序:于至少整个前述基底晶片的表面上形成前述绝缘膜,对于以前述离子注入层为界来剥离前述接合晶片之前的贴合晶片,一边保护背面的前述绝缘膜,所述背面位于前述基底晶片的贴合面的相反侧,一边使该贴合晶片接触可溶解前述绝缘膜的液体、或暴露于可溶解前述绝缘膜的气体中,由此,自前述贴合晶片的外周端向中心方向,蚀刻位于前述接合晶片与前述基底晶片之间的前述绝缘膜。
如此一来,通过自贴合晶片的外周端向中心方向,蚀刻位于接合晶片与基底晶片之间的绝缘膜,可控制剥离后的平台宽度,并可防止离子注入剥离法特有的缺陷也就是SOI岛的发生。同时,利用在蚀刻绝缘膜时保护基底晶片背面的绝缘膜,可抑制SOI晶片的翘曲。
此时优选为,在室温进行前述接合晶片与前述基底晶片的贴合,之后不进行热处理,而进行前述绝缘膜的蚀刻。
如此一来,通过不进行热处理而进行绝缘膜的蚀刻,可防止在蚀刻绝缘膜前,接合晶片于离子注入层处剥离(以离子注入层为界而剥离),并且可更准确地控制平台宽度,并防止SOI岛的发生。
此时优选为,在室温进行前述接合晶片与前述基底晶片的贴合,之后进行不会使前述离子注入层中发生剥离的低温热处理后,进行前述绝缘膜的蚀刻。
如此一来,若为低温热处理,则可防止接合晶片剥离并提高结合强度,可更准确地控制平台宽度,防止SOI岛的发生。
此时优选为,自前述贴合晶片的外周端向中心方向,进行前述绝缘膜的蚀刻,至蚀刻0.3mm以上且10mm以下的位置处。
通过在此种范围内进行绝缘膜的蚀刻,当利用组件工序在平台部上制作激光标记等时,可获得适当的平台宽度,并且,可确实防止SOI岛的发生。
此时优选为,将前述绝缘膜的蚀刻中的保护背面的前述绝缘膜的范围,所述背面位于前述基底晶片的贴合面的相反侧,设为在自前述基底晶片的外周端向中心方向0mm以上且20mm以下的位置的更内侧。
利用保护此种范围,可有效地抑制剥离后的翘曲。
此时优选为,使用O型环(O-ring)来进行背面的前述绝缘膜的保护,所述背面位于前述基底晶片的贴合面的相反侧。
若使用此种O型环,则能以简易的方法,确实地保护背面的绝缘膜。
此时优选为,将前述绝缘膜设为氧化膜、氮化膜、或它们的积层膜,并将可溶解前述绝缘膜的液体设为含有氢氟酸的水溶液。
利用形成此种绝缘膜并使用含有氢氟酸的水溶液,可更有效地进行绝缘膜的蚀刻。
此时优选为,将已进行前述绝缘膜的蚀刻后的前述贴合晶片,浸渍于可溶解单晶硅的液体中、或暴露于可溶解单晶硅的气体中,由此,蚀刻前述接合晶片的外周部,直至距离前述接合晶片的贴合面侧为至少前述离子注入层的深度处,然后,进行前述接合晶片的剥离。
通过此种硅蚀刻,可预先移除在组件制作工序中会成为异物的部分。
[发明的效果]
如上所述,根据本发明,当在基底晶片上形成绝缘膜并进行贴合时,可控制平台宽度,防止SOI岛的发生,同时可抑制晶片的翘曲。
附图说明
图1是表示本发明的SOI晶片的制造方法的实施方式的一个实例的流程图。
图2是先前的SOI晶片的制造方法的流程图。
具体实施方式
本发明人研究一种方法,所述方法用于抑制当通过离子注入剥离法来制作SOI晶片时所发生的特有的缺陷也就是SOI岛。结果认为,若在进行接合晶片的剥离之前,自外周端向中心方向,蚀刻移除位于接合晶片与基底晶片之间的绝缘膜,直至某种程度的范围,由于成为导致SOI岛发生的原因的结合强度较弱区域消失,因此,可在易发生SOI岛的区域内,防止不完整的SOI层的转印,确切地使该区域内不发生SOI层的转印,结果可防止SOI岛的发生。
因此,在进行接合晶片的剥离之前,需要将贴合晶片浸渍于氢氟酸等绝缘膜用蚀刻液中。先前认为,由于若以结合强度较弱的状态,将结合界面浸渍于蚀刻液中,则存在会有由于蚀刻液所导致的结合界面的侵蚀(浸蚀)的担忧,因此,例如日本特开平10-70054号公报所记载,在浸渍于蚀刻液之前,需要进行高温(例如1000℃以上)的结合热处理。
然而,在离子注入剥离法的情况下,若在蚀刻前进行此种高温热处理,则由于离子注入层中将发生接合晶片的剥离,因此,结果无法防止发生前述SOI岛。因此,本发明人,针对当以室温进行贴合后的状态浸渍于蚀刻液中时,结合界面的氧化硅膜的蚀刻进行至何种程度,而进行调查,发现即使浸渍于含有50%HF的水溶液中1天(24小时),在氧化硅膜与裸硅(bare silicon)的结合界面上,结合界面的蚀刻也停留在距离外周10mm左右处。
其中,可知当利用如专利文献2所示的方法,于基底晶片侧形成绝缘膜并进行上述蚀刻时,剥离后的SOI晶片上将发生翘曲。如图2所示,当将形成有离子注入层103的接合晶片102、与形成有绝缘膜101的基底晶片100贴合(图2(a)),并使其浸渍于含有HF的水溶液104中来蚀刻结合界面的绝缘膜101时(图2(b)),基底晶片100背面的绝缘膜也被移除,在将接合晶片102以离子注入层103为界进行剥离而形成SOI层105后,可制作一种SOI晶片106,其基底晶片100的背面的绝缘膜被移除(图2(c))。
此时,如上所述,因绝缘膜与硅的热膨胀系数不同,而发生翘曲。
为了抑制此种翘曲,基底晶片背面的绝缘膜也需要残留。通过研究一种抑制翘曲的发生并防止平台部发生SOI岛的方法,结果发现,通过在剥离接合晶片之前,一边保护基底晶片背面的绝缘膜,一边蚀刻接合晶片与基底晶片之间的绝缘膜,可同时达成防止发生SOI岛与抑制翘曲,而完成本发明。
以下,作为实施方式的一个实例,一边参照附图,一边详细地说明本发明,但本发明并不限定于此实施方式。
图1是本发明的SOI晶片的制造方法的流程图。
首先,从由单晶硅所构成的接合晶片的表面,离子注入氢或稀有气体中的至少1种气体离子而形成离子注入层。又,于至少整个基底晶片的表面上形成绝缘膜。在本发明中,可仅在基底晶片上形成绝缘膜,也可在基底晶片与接合晶片两者上形成。
作为所形成的绝缘膜,并无特别限定,但通常为氧化膜或氮化膜,并且也可为它们的积层膜。
之后,如图1(a)所示,在室温,将形成有离子注入层11的接合晶片10的离子注入后的表面与基底晶片12的表面,隔着绝缘膜13贴合,形成贴合晶片14。
通过在此种贴合前,对至少一个晶片的贴合面进行等离子处理,也可提高在室温时的贴合强度。
优选为,在此种贴合后,不进行热处理、或进行不会使离子注入层11中发生接合晶片10的剥离的低温热处理(例如200~350℃),然后,进行下一工序的蚀刻。
由此,可防止先前使用离子注入剥离法时所担忧的事项也就是在蚀刻前的阶段中发生接合晶片的剥离,并且,可更准确地控制平台宽度。
之后,如图1(b)所示,对于贴合晶片14,一边保护背面的绝缘膜13b,所述背面位于基底晶片12的贴合面的相反侧,一边使该贴合晶片14接触可溶解绝缘膜的液体、或暴露于可溶解绝缘膜的气体中,由此,自贴合晶片14的外周端向中心方向,蚀刻位于接合晶片10与基底晶片12之间的绝缘膜13a。
作为蚀刻的方法,可为将贴合晶片以图1(b)的方式浸渍于蚀刻液(可溶解绝缘膜的液体)15中的方法、或通过将贴合晶片暴露于可溶解绝缘膜的蒸汽中来蚀刻的方法。
当绝缘膜为氧化膜时,作为蚀刻液15,优选为含有氢氟酸(HF)的水溶液,但也可适用缓冲氢氟酸、HF/H2O2/CH3COOH水溶液、及HF/HNO3水溶液等。又,当绝缘膜为氮化膜时,优选为使用磷酸。
基底晶片12背面的绝缘膜13b的保护,可如图1(b)所示般地进行处理,使基底晶片12背面的外周附近的整个圆周方向接触环状橡胶(O型环19),隔断蚀刻液或蚀刻气体;也可将聚氯乙烯(polyvinyl chloride,PVC)等保护片材,附着于基底晶片12背面的绝缘膜13b上。又,也可在吸着保持基底晶片12的背面侧并使贴合晶片14水平地旋转的状态下,一边自接合晶片10的上部供给蚀刻液或蚀刻气体,一边向基底晶片12的背面侧供给非蚀刻气体,由此,通过由贴合晶片14的旋转所产生的离心力或非蚀刻气体的风压,使蚀刻液或蚀刻气体不会绕到基底晶片背面。
通过此种蚀刻,贴合界面的绝缘膜自外周端被侵蚀。若绝缘膜被侵蚀,由于在其侵蚀部分上,接合晶片与基底晶片并未结合,因此,当剥离接合晶片时,该侵蚀部分成为平台部,而不会发生SOI层的转印。另一方面,在残留有绝缘膜残留的区域内,因剥离而使SOI层转印。也就是说,由上述蚀刻所导致的侵蚀宽度成为平台宽度。另一方面,由于基底晶片背面的绝缘膜受O型环等保护,因此,不会产生蚀刻。
SOI岛发生于SOI层与平台部的交界部分。此交界部分,由于在贴合晶片的外周部上的平坦度较差,因此,结合强度较弱,SOI层仅局部地转印。通过上述绝缘膜的蚀刻,将绝缘膜的侵蚀宽度扩大至发生SOI岛的区域,而蚀刻至上述结合强度较弱的区域,以防止SOI岛的发生,由此,使该区域内不产生SOI层的转印,由此,SOI岛确实不发生。
上述蚀刻中的从绝缘膜的外周算起的侵蚀宽度,因绝缘膜的种类或蚀刻液、蚀刻气体的种类、浓度、温度而不同,但由于在相同条件下,可通过蚀刻时间来控制侵蚀宽度,因此,可通过调节这些条件,来控制SOI层转印后的平台宽度。
优选为,进行此种绝缘膜13a的蚀刻,例如自贴合晶片14的外周端向中心方向,至蚀刻0.3mm以上且10mm以下的位置处。
利用调节此种侵蚀宽度,如上所述,可将易发生SOI岛的区域蚀刻移除,可控制平台宽度,并确实地防止SOI岛的发生。此时,在形成贴合晶片14的接合晶片10和基底晶片12的外周端部上,通常形成有几百微米左右宽度的倒角部,由于该部分不结合,也不发生SOI岛,因此,更优选为使侵蚀宽度为0.5mm以上,并且,若考虑SOI层的有效面积,则更优选为3mm以下。
又,作为基底晶片12背面的保护范围,并无特别限定,但期望为距离外周几毫米(mm)左右(从外周算起几毫米左右),以可抑制基底晶片12的翘曲的发生,但根据可容许的翘曲的等级,进一步也可在内侧的范围内保护。优选为,使保护范围在例如自基底晶片12的外周端向中心方向0mm以上且20mm以下的位置的更内侧。可利用在例如自基底晶片12的外周端向中心方向0mm以上且20mm以下的位置处设置O型环19,来调节该保护范围。
利用将此种范围的绝缘膜加以保护并保留,可确实地抑制SOI晶片制造后的翘曲。
之后,也优选为,如图1(c)所示,将如上所述的已进行绝缘膜13a的蚀刻后的贴合晶片14,浸渍于可溶解单晶硅的液体中、或暴露于可溶解单晶硅的气体中,由此,蚀刻外周部18,直至距离接合晶片10的贴合面侧为至少离子注入层11的深度处。
通过如此地硅(Si)蚀刻接合晶片的外周部,可预先移除在组件制作工序中会成为异物之处。由此,可更确实地防止发生SOI岛。又,由于接合晶片外周部的离子注入层被移除,因此,在后续工序中即使施加热处理,外周部上也不会发生起泡(blistering)(产生膨胀的现象)。因此,可防止由该起泡所导致的硅(Si)屑附着于SOI晶片的平台部。再者,由于所附着的Si屑并非像SOI岛那样结合于基底晶片上,因此,通过普通的清洗可某种程度地移除,但由于难以完全移除,因此,也期望可通过如上所述的外周部的Si蚀刻尽量抑制Si屑的附着。
作为可溶解单晶硅的液体,可列举例如氢氧化四甲基铵(Tetramethylammonium hydroxide,TMAH)水溶液等,但并非限定于此液体,只要可溶解单晶硅的液体、或可溶解单晶硅的气体即可。
又,优选为在进行此种Si蚀刻之前,预先遮蔽并保护,以防止希望施加该Si蚀刻的范围以外的接合晶片及基底晶片的外周被多余地蚀刻。
之后,如图1(d)所示,通过例如400℃以上的剥离热处理,以离子注入层11为界来剥离接合晶片10,由此,制作一种SOI晶片17,在其绝缘膜(埋入绝缘膜)13a上形成有SOI层16。
若为如以上的本发明,则可控制平台部的宽度,防止SOI岛的发生,同时也能抑制剥离后翘曲的增大,从而可制造高品质的SOI晶片。
[实施例]
以下,示出实施例和比较例,更具体地说明本发明,但本发明并不限定于这些实施例和比较例。
(实施例1、实施例2、比较例1、比较例2)
作为实施例1,在室温(25℃),将直径300mm的单晶硅晶片(接合晶片)、与直径300mm且在整个单晶硅晶片上形成有厚度150nm的热氧化膜的基底晶片贴合。贴合后,在利用O型环来保护基底晶片背面的氧化膜的状态下,进行HF处理(浸渍于50%HF水溶液中)(图1(b)的工序),之后进行剥离热处理来剥离接合晶片,制作SOI晶片。
又,作为实施例2,与实施例1同样地制作SOI晶片,但在HF处理后,追加由TMAH所实施的接合晶片外周部的Si蚀刻(图1(c)的工序)。
作为比较例1,与实施例1同样地制作SOI晶片,但在贴合后,不进行HF处理而进行剥离热处理来剥离接合晶片。
作为比较例2,与实施例1同样地制作SOI晶片,但在贴合后,以不进行基底晶片背面的保护的方式,进行HF处理(浸渍于50%HF水溶液中)(图2(b)的工序),之后进行剥离热处理来剥离接合晶片,制作SOI晶片。
上述实施例1、实施例2、比较例1、比较例2的条件、及评价结果示于表1。
表1
如表1所示,通过本发明的蚀刻,可防止SOI岛的发生,进一步可使基底晶片背面的氧化膜残留并抑制翘曲。另一方面,在未进行HF处理的比较例1中,检测出SOI岛;在以不保护基底晶片背面的氧化膜的方式进行HF处理的比较例2中,翘曲较大。
再者,本发明并不限定于上述实施方式。上述实施方式为例示,具有与本发明的权利要求书所述的技术思想实质上相同的构成、并发挥同样作用效果的所有发明均包含在本发明的技术范围内。
Claims (8)
1.一种SOI晶片的制造方法,其从由单晶硅所构成的接合晶片的表面,离子注入氢或稀有气体中的至少1种气体离子而形成离子注入层,在将该接合晶片的离子注入后的表面与基底晶片的表面隔着绝缘膜贴合后,以前述离子注入层为界来剥离前述接合晶片,由此,来制作SOI晶片,
其特征在于,
其具有以下工序:
在至少整个前述基底晶片的表面上形成前述绝缘膜,对于以前述离子注入层为界来剥离前述接合晶片之前的贴合晶片,一边保护背面的前述绝缘膜,所述背面位于前述基底晶片的贴合面的相反侧,一边使该贴合晶片接触可溶解前述绝缘膜的液体、或暴露于可溶解前述绝缘膜的气体中,由此,自前述贴合晶片的外周端向中心方向,蚀刻位于前述接合晶片与前述基底晶片之间的前述绝缘膜。
2.如权利要求1所述的SOI晶片的制造方法,其中,在室温进行前述接合晶片与前述基底晶片的贴合,之后不进行热处理,而进行前述绝缘膜的蚀刻。
3.如权利要求1所述的SOI晶片的制造方法,其中,在室温进行前述接合晶片与前述基底晶片的贴合,之后进行不会使前述离子注入层中发生剥离的低温热处理后,进行前述绝缘膜的蚀刻。
4.如权利要求1至3中的任一项所述的SOI晶片的制造方法,其中,自前述贴合晶片的外周端向中心方向,进行前述绝缘膜的蚀刻,并且蚀刻至0.3mm以上且10mm以下的位置处。
5.如权利要求1至4中的任一项所述的SOI晶片的制造方法,其中,将前述绝缘膜的蚀刻中的保护背面的前述绝缘膜的范围,设为在自前述基底晶片的外周端向中心方向0mm以上且20mm以下的位置的更内侧,并且所述背面位于前述基底晶片的贴合面的相反侧。
6.如权利要求1至5中的任一项所述的SOI晶片的制造方法,其中,使用O型环来进行背面的前述绝缘膜的保护,并且所述背面位于前述基底晶片的贴合面的相反侧。
7.如权利要求1至6中的任一项所述的SOI晶片的制造方法,其中,将前述绝缘膜设为氧化膜、氮化膜、或它们的积层膜,并将可溶解前述绝缘膜的液体设为含有氢氟酸的水溶液。
8.如权利要求1至7中的任一项所述的SOI晶片的制造方法,其中,将已进行前述绝缘膜的蚀刻后的前述贴合晶片,浸渍于可溶解单晶硅的液体中、或暴露于可溶解单晶硅的气体中,由此,蚀刻前述接合晶片的外周部,直至距离前述接合晶片的贴合面侧为至少前述离子注入层的深度处,然后,进行前述接合晶片的剥离。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012119066A JP5978764B2 (ja) | 2012-05-24 | 2012-05-24 | Soiウェーハの製造方法 |
JP2012-119066 | 2012-05-24 | ||
PCT/JP2013/002651 WO2013175705A1 (ja) | 2012-05-24 | 2013-04-19 | Soiウェーハの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104364880A true CN104364880A (zh) | 2015-02-18 |
CN104364880B CN104364880B (zh) | 2017-09-26 |
Family
ID=49623420
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201380026585.8A Active CN104364880B (zh) | 2012-05-24 | 2013-04-19 | Soi晶片的制造方法 |
Country Status (8)
Country | Link |
---|---|
US (1) | US9029240B2 (zh) |
EP (1) | EP2858092B1 (zh) |
JP (1) | JP5978764B2 (zh) |
KR (1) | KR101914755B1 (zh) |
CN (1) | CN104364880B (zh) |
SG (1) | SG11201406680PA (zh) |
TW (1) | TWI594323B (zh) |
WO (1) | WO2013175705A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108140914A (zh) * | 2016-05-31 | 2018-06-08 | 株式会社Lg化学 | 电池模块、包括该电池模块的电池组、以及车辆 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20180019169A1 (en) * | 2016-07-12 | 2018-01-18 | QMAT, Inc. | Backing substrate stabilizing donor substrate for implant or reclamation |
FR3076393A1 (fr) * | 2017-12-28 | 2019-07-05 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede de transfert d'une couche utile |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08107091A (ja) * | 1994-09-30 | 1996-04-23 | Kyushu Komatsu Denshi Kk | Soi基板の製法 |
JP2004022838A (ja) * | 2002-06-17 | 2004-01-22 | Sumitomo Mitsubishi Silicon Corp | 貼り合わせsoi基板およびその製造方法 |
CN101084577A (zh) * | 2004-12-28 | 2007-12-05 | 特拉希特技术公司 | 修整通过组装两晶片构成的结构的方法 |
JP2011071193A (ja) * | 2009-09-24 | 2011-04-07 | Sumco Corp | 貼合せsoiウェーハ及びその製造方法 |
CN102326227A (zh) * | 2009-02-26 | 2012-01-18 | 信越半导体股份有限公司 | Soi晶片的制造方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5405518A (en) * | 1994-04-26 | 1995-04-11 | Industrial Technology Research Institute | Workpiece holder apparatus |
US5668045A (en) * | 1994-11-30 | 1997-09-16 | Sibond, L.L.C. | Process for stripping outer edge of BESOI wafers |
US5494849A (en) * | 1995-03-23 | 1996-02-27 | Si Bond L.L.C. | Single-etch stop process for the manufacture of silicon-on-insulator substrates |
US5937312A (en) * | 1995-03-23 | 1999-08-10 | Sibond L.L.C. | Single-etch stop process for the manufacture of silicon-on-insulator wafers |
JPH1116861A (ja) * | 1997-06-20 | 1999-01-22 | Toshiba Corp | 半導体装置の製造方法 |
JP4304879B2 (ja) | 2001-04-06 | 2009-07-29 | 信越半導体株式会社 | 水素イオンまたは希ガスイオンの注入量の決定方法 |
CN1639869B (zh) * | 2002-05-20 | 2010-05-26 | 三菱住友硅晶株式会社 | 粘合基片的制造方法、以及其中使用的晶片外周加压用夹具类 |
JP2006216662A (ja) | 2005-02-02 | 2006-08-17 | Sumco Corp | 貼合せsoiウェーハの製造方法及びsoiウェーハ |
JP4398934B2 (ja) | 2005-02-28 | 2010-01-13 | 信越半導体株式会社 | Soiウエーハの製造方法 |
JP5194508B2 (ja) | 2007-03-26 | 2013-05-08 | 信越半導体株式会社 | Soiウエーハの製造方法 |
-
2012
- 2012-05-24 JP JP2012119066A patent/JP5978764B2/ja active Active
-
2013
- 2013-04-19 WO PCT/JP2013/002651 patent/WO2013175705A1/ja active Application Filing
- 2013-04-19 KR KR1020147031656A patent/KR101914755B1/ko active IP Right Grant
- 2013-04-19 CN CN201380026585.8A patent/CN104364880B/zh active Active
- 2013-04-19 US US14/394,598 patent/US9029240B2/en active Active
- 2013-04-19 SG SG11201406680PA patent/SG11201406680PA/en unknown
- 2013-04-19 EP EP13794721.4A patent/EP2858092B1/en active Active
- 2013-05-03 TW TW102115892A patent/TWI594323B/zh active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08107091A (ja) * | 1994-09-30 | 1996-04-23 | Kyushu Komatsu Denshi Kk | Soi基板の製法 |
JP2004022838A (ja) * | 2002-06-17 | 2004-01-22 | Sumitomo Mitsubishi Silicon Corp | 貼り合わせsoi基板およびその製造方法 |
CN101084577A (zh) * | 2004-12-28 | 2007-12-05 | 特拉希特技术公司 | 修整通过组装两晶片构成的结构的方法 |
CN102326227A (zh) * | 2009-02-26 | 2012-01-18 | 信越半导体股份有限公司 | Soi晶片的制造方法 |
JP2011071193A (ja) * | 2009-09-24 | 2011-04-07 | Sumco Corp | 貼合せsoiウェーハ及びその製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108140914A (zh) * | 2016-05-31 | 2018-06-08 | 株式会社Lg化学 | 电池模块、包括该电池模块的电池组、以及车辆 |
Also Published As
Publication number | Publication date |
---|---|
KR101914755B1 (ko) | 2018-11-05 |
KR20150013164A (ko) | 2015-02-04 |
EP2858092B1 (en) | 2019-10-09 |
EP2858092A4 (en) | 2016-03-02 |
TW201401369A (zh) | 2014-01-01 |
TWI594323B (zh) | 2017-08-01 |
SG11201406680PA (en) | 2014-12-30 |
EP2858092A1 (en) | 2015-04-08 |
US9029240B2 (en) | 2015-05-12 |
JP2013247204A (ja) | 2013-12-09 |
JP5978764B2 (ja) | 2016-08-24 |
US20150064875A1 (en) | 2015-03-05 |
CN104364880B (zh) | 2017-09-26 |
WO2013175705A1 (ja) | 2013-11-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101490806B (zh) | 剥离晶片的再利用方法 | |
EP2402983B1 (en) | Method for manufacturing soi wafer | |
JP2001155978A (ja) | 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ | |
KR101901872B1 (ko) | Soi웨이퍼의 제조방법 | |
JP6380245B2 (ja) | Soiウェーハの製造方法 | |
KR101910100B1 (ko) | Soi 웨이퍼의 제조방법 | |
CN104364880A (zh) | Soi晶片的制造方法 | |
KR102095383B1 (ko) | 접합 웨이퍼의 제조방법 | |
KR102019658B1 (ko) | Soi 웨이퍼의 제조방법 | |
KR20160052551A (ko) | 접합 웨이퍼의 제조방법 | |
JP2010062415A (ja) | 保護テープの剥離方法、及び、半導体装置の製造方法 | |
JP2006253595A (ja) | 貼り合わせウエーハの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |