CN104349583A - 具有复合芯层及双增层电路的线路板 - Google Patents

具有复合芯层及双增层电路的线路板 Download PDF

Info

Publication number
CN104349583A
CN104349583A CN201410382804.2A CN201410382804A CN104349583A CN 104349583 A CN104349583 A CN 104349583A CN 201410382804 A CN201410382804 A CN 201410382804A CN 104349583 A CN104349583 A CN 104349583A
Authority
CN
China
Prior art keywords
layer
metal
those
dielectric layer
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410382804.2A
Other languages
English (en)
Inventor
潘伟光
林文强
王家忠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yuqiao Semiconductor Co Ltd
Bridge Semiconductor Corp
Original Assignee
Yuqiao Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/963,001 external-priority patent/US20140048319A1/en
Application filed by Yuqiao Semiconductor Co Ltd filed Critical Yuqiao Semiconductor Co Ltd
Publication of CN104349583A publication Critical patent/CN104349583A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一种具有复数个内建金属块的线路板,其包含介电性复合芯层及复数个增层电路。该些金属块延伸进入复合芯层的加强层的该些通孔,且电性连接至增层电路。该增层电路覆盖该些金属块及加强层,并提供讯号路由。该些金属块可作为线路板的接电及接地平台。

Description

具有复合芯层及双增层电路的线路板
技术领域
本发明是关于一种具有金属/介电层复合芯层的线路板,尤其指一种具有复数个金属块的线路板,该些金属块是嵌埋于复合芯层中并用于电性连接及接地。
背景技术
对于在电源供应连接上需要处理极高电流的***(如处理器及现场可程序化门阵列(FPGA)),往往需要考虑线路板中的功率分布(powerdistribution)。为了减缓压降问题(voltage drop)并提供电磁遮蔽,整合于内连接基板上的处理***及次***,一般需要特定层以供应电力及返回(例如接电平面及接地平面);其是因用于供应电力分布的大金属板可显著降低压降。此外,低压降同时利于低功率装置,可维持讯号完整并可防止不当的装置故障。然而,因布线基板面的限制(layout estate limitations),大部分增层基板的接电平面及接地平面是设计为结合在电路层中的散射状金属垫,其透过芯层中的小被覆穿孔而连接。因此,电力传送的有效电阻会提高,且必然因电路中压降而受到大幅影响。此外,在增层电路中将接电平面及接地平面与讯号路线混合,可能造成大量噪声并破坏讯号完整性。
Lu等人的美国专利6,711,812、Ding等人的美国专利6,528,882、Kambe等人的美国专利6,323,439、Chen等人的美国专利8,058,561、及Cho等人的美国专利8,061,025揭示一种散热增益型线路板或基板,其中一层以上介电层和导电层是层压于金属片的两侧。该金属芯层结构能够让热能透过金属板传送至基板底面,接着释放到外界环境或另一组体中。当金属芯层具有导电性时,阻碍了上下电路间的电性连接;因此,于填充树脂的金属孔中形成复数个被覆穿孔,以电性连接电路的上下侧。于金属孔中形成被覆穿孔需要进行两次的钻孔,并须进行树脂的填充,其程序不但冗长且可能造成产率下降。另外,由于金属芯层为单一电性连接片(single electricallycontinuous sheet),若没有其他用于电力返回设计的金属板,金属芯层无法用于分散电力。
文献所报导的各种使用金属芯层的线路板或基板皆无充分解决压降问题。有鉴于此,目前亟需发展一种可将压降最小化且同时维持讯号完整性的线路板。
发明内容
本发明的目的是提供一种于复合芯层中具有复数个内建金属块的线路板,其可有效缩短电力传输及接地返回路径,因而降低电阻及寄生电容。此外,用于接电平面及接地平面的金属块可经由导电微孔而连接,从而最小化由被覆穿孔引起的压降现象。
为实现上述目的,本发明提供的具有复合芯层及双增层电路的线路板,包含复合芯层、第一增层电路、第二增层电路、及被覆穿孔的线路板,其中复合芯层包含加强层和复数个金属块,且被覆穿孔是用于电性连接第一及第二增层电路。
在一较佳实施例中,该些金属块延伸进入加强层的复数个通孔并于第一及第二垂直方向与加强层共平面。该些金属块可为铜块或铝块,且其厚度范围较佳介于25微米(microns)至2毫米(mm)之间,更佳介于100微米(microns)至1毫米(mm)之间,再更佳介于200微米(microns)至500微米(microns)之间。在复合芯层中的该些金属块是作为接地平面和接电平面,例如,该些金属块可包含一个以上接电平面或一个以上接地平面,且接电平面的总体积可与接地平面的总体积相同。内建于复合芯层中的复数个金属块的设计可为有弹性地调整接地平面及接电平面数目、其厚度、形状及位置。据此,能够实现平均的电力输送及返回的端电流。
加强层可延伸至线路板的***边缘,并可为具有嵌埋单一层级导线或复数个层级导线的单一层或多层结构,例如多层电路板。加强层可由有机材料制成,例如树脂层压板或铜覆层压板;加强层亦可由陶瓷或其他各种无机材料所制成,例如氧化铝(Al2O3)、氮化铝(AlN)、氮化硅(SiN)、硅(Si)、玻璃等。此外,加强层的通孔可靠近该些金属块,并于侧面方向侧向对齐该些金属块的***边缘,以防止金属块的不必要位移,例如:金属块和加强层的通孔间的间隙可于约0.001至1毫米的范围之内。
第一增层电路于第一垂直方向覆盖该复合芯层,同时第二增层电路于第二垂直方向覆盖该复合芯层。第一增层电路可包含第一介电层、复数个第一盲孔及一个以上的第一导线,同时第二增层电路可包含第二介电层、复数个第二盲孔及一个以上的第二导线。例如:第一介电层从第一垂直方向覆盖该些金属块及加强层且可延伸至线路板的***边缘,以及第一导线自第一介电层朝第一垂直方向延伸。相同地,第二介电层从第二垂直方向覆盖该些金属块及加强层且延伸至线路板的***边缘,以及第二导线自第二介电层朝第二垂直方向延伸。据此,该些金属块及加强层可夹置于第一介电层及第二介电层之间。此外,第一介电层及/或第二介电层可延伸进入加强层和该些金属块间的间隙。
第一介电层中的该些第一盲孔及第二介电层中的该些第二盲孔是对准该些金属块。一个以上的第一导线自第一介电层朝第一垂直方向延伸,于第一介电层上侧向延伸,并于第二垂直方向延伸穿过该些第一盲孔以电性连接该些金属块。相同地,一个以上的第二导线自第二介电层朝第二垂直方向延伸,于第二介电层上侧向延伸,并于第一垂直方向延伸穿过该些第二盲孔以电性连接该些金属块。尤其,第一及第二导线可直接接触该些金属块,进而使电力传输及返回路径可不须经过被覆穿孔。若需额外的信号路由,第一及第二增层电路可包含额外的介电层、额外的盲孔层、以及额外的导线层。
第一及第二增层电路的最外层导线可分别包含一个以上的第一及第二端子接垫,以提供用于电子组件的电性接点,例如半导体芯片、塑料封装、或另一半导体组体。第一端子接垫可包含面朝第一垂直方向的外露接触面,同时第二端子接垫可包含面朝第二垂直方向的外露接触面。因此,线路板可包含电性接点(例如第一及第二端子接垫),其互相电性连接并位于面朝相反垂直方向的相反表面,如此一来,线路板可被堆栈且电子组件可由各种媒介(包含打线或焊锡凸块)作为电性接点而电性连接至线路板。
被覆穿孔可提供第一增层电路和第二增层电路间的垂直方向讯号路由。例如,在第一端的被覆穿孔可延伸至第一增层电路之外或内导电层,并电性连接至第一增层电路之外或内导电层;及在第二端的被覆穿孔可延伸至第二增层电路之外或内导电层,并电性连接至第二增层电路之外或内导电层。或者,在第一端的被覆穿孔可延伸至加强层的第一表面上的第一图案化线路层,并电性连接至加强层的第一表面上的第一图案化线路层,其中加强层是由第一盲孔中的第一导线而电性连接至第一增层电路。同样地,在第二端的被覆穿孔可延伸至加强层的第二表面上的第二图案化线路层,并电性连接至加强层的第二表面上的第二图案化线路层,其中加强层是由第二盲孔中的第二导线而电性连接至第二增层电路。在任何情况下,被覆穿孔垂直延伸穿过复合芯层的加强层,以电性连接第一增层电路及第二增层电路。
本发明的线路板可还包含黏着剂。该些金属块或/及加强层可利用黏着剂而固定及机械性连接至第一增层电路。因此,黏着剂可接触该些金属块及加强层,并夹置于该些金属块与第一增层电路之间、及加强层与第一增层电路之间。
本发明的线路板可还包含复数个定位件,该些定位件可做为该些金属块的配置导件,且该些定位件靠近该些金属块并侧向对齐该些金属块,并在该加强层的该些通孔的***边缘内于侧面方向侧向延伸。用于该些金属块的定位件可由金属、光敏性塑料材料、或非光敏性材料制备而成,例如:铜、铝、镍、铁、锡、合金、环氧树脂或聚酰亚胺。
定位件可于第二垂直方向接触第一介电层并自第一介电层朝第二垂直方向延伸,且定位件可具有图案,以防止该些金属块的不必要位移。举例说明,定位件可包括一连续或不连续的条板或突柱数组。详细说明,定位件可侧向对齐金属块的四个侧表面,以防止金属块的横向位移。例如,定位件可沿着金属块的四个侧面、两个对角、或四个角对齐,且金属块以及定位件间的间隙较佳约于0.001至1毫米的范围之内。金属块可由定位件而与通孔的内壁保持距离,且金属块和加强层间可添加连结材料以增加硬度。此外,定位件亦可靠近通孔的内侧壁,并侧向对齐通孔的内侧壁,以防止加强层的侧向位移。定位件的厚度较佳为10至200微米。
本发明可提供一种半导体组体,其中,半导体组件(如芯片)可利用各种连接媒介(包含锡块、金线)而电性连接至第一或第二增层电路。通过增层电路,半导体组件的接地/电性接垫可电性连接至内建于线路板中复合芯层的接地/接电金属块。
本发明具有多项优点。该复合芯层中的复数个内建金属块可作为接地平面及接电平面,以有效缩短电力传输及接地返回路径,因而降低电阻及寄生电容。增层电路中的导电盲孔可提供该些金属块的电性连接,因此导电盲孔及该些金属块可提供电力传输及返回路径,进而防止由被覆穿孔而引起的显著压降问题。双增层电路和被覆穿孔可提供讯号路由,因增层电路的高路由可行性,故利于展现高I/O值以及高性能。此外,该些金属块的放置位置可经由加强层的通孔或定位件而被准确的定义出来,以防止因该些金属块的横向位移所造成的该些金属块和增层电路间的电性连接错误,进而大幅改善产品良率。线路板及使用其的半导体组体可靠度高、价格低廉、且非常适合大量制造生产。
附图说明
图1-图8是本发明一较佳实施例的线路板的制造方法剖视图,该线路板包含复合芯层、加强层、双增层电路、及被覆穿孔;其中图2A及图3A为分别对应图2及图3的俯视图。
图9是本发明一较佳实施例的半导体组体的剖面图,该半导体组体包含附着至线路板中增层电路的半导体组件。
图10-图13是本发明另一较佳实施例的另一线路板的制造方法剖视图,该线路板包含复合芯层、加强层、双增层电路、及被覆穿孔。
图14-图20是本发明再一较佳实施例的再一线路板的制造方法剖视图,该线路板包含复合芯层、定位件、黏着剂、双增层电路、及被覆穿孔。
附图中符号说明:
100、200、300线路板;231第一导线;110半导体组体;233第一导电盲孔;101复合芯层;24第二金属层;11金属板;24’第二被覆层;111接地金属块;241第二导线;112接电金属块;243第二导电盲孔;13金属层;25支撑板;131凹穴;31加强层;14定位件;311通孔;16黏着剂;401穿孔;201第一增层电路;402连接层;202第二增层电路;411被覆穿孔;211第一介电层;511防焊材料;213第一盲孔;513防焊开口;221第二介电层;61半导体组件;223第二盲孔;71锡块;23第一金属层;73锡球;23’第一被覆层;81填充胶。
具体实施方式
在下文中,将提供实施例以详细说明本发明的实施态样。本发明的其他优点以及功效将由本发明所揭露的内容而更为显著。应当注意的是,该些附图为简化的附图,图中所示的组件数量、形状、以及大小可根据实际条件而进行修改,且组件的配置可能更为复杂。本发明中也可进行其他方面的实践或应用,且不背离本发明所定义的精神与范畴的条件下,可进行各种变化以及调整。
实施例1
图1-图8是本发明一较佳实施例的线路板的制造方法剖视图,该线路板包含复数个金属块、加强层、第一增层电路、第二增层电路及被覆穿孔。
如图8所示,线路板100包含复合芯层101、第一增层电路201、第二增层电路202及被覆穿孔411。复合芯层101包含接地/接电金属块111、112及加强层31。第一及第二增层电路201、202分别从向上及向下方向覆盖复合芯层101,且通过第一及第二导电盲孔233、243电性连接至接地/接电金属块111、112,以提供电力传输及返回路径。被覆穿孔411延伸穿过复合芯层101的加强层31,并可提供第一及第二增层电路201、202之间的讯号传导路径。
图1为层压基板的剖视图,层压基板包含金属板11、第一介电层211及第一金属层23。金属板11从向上方向覆盖第一介电层211且绘示为厚度200微米的铜板。第一金属层23从向下方向覆盖第一介电层211且绘示为厚度17微米的铜板。第一介电层211可为环氧树脂、玻璃环氧树脂、聚酰亚胺、及其类似物,其设置于金属板11和第一金属层23之间,一般厚度为50微米。
图2及图2A分别为具有设置在第一介电层211上的接地金属块111及接电金属块112结构剖视图及俯视图。可利用微影技术及湿式蚀刻移除金属板11的选定部分而定义出金属板11的剩余部分,用以作为接地金属块111及接电金属块112。在本实施例中,接电金属块112的总体积与接地金属块111的总体积相同,使电力输送和返回的终端电流相同,以最小化压降。
图3和图4为将加强层31层压至第一介电层211上的流程剖面图,且图3A为对应于图3的俯视图。该层压过程系经由将接地/接电金属块111、112***加强层31的通孔311所完成。接地金属块111和接电金属块112系利用加强层31而与彼此间隔开来,且接地金属块111和接电金属块112于向上及向下方向与加强层31共平面。在本实施例中,加强层31绘示为厚度约200微米的树脂层压板。由激光切割贯穿加强层31可形成通孔311,亦可利用其他技术(例如冲压或机械钻孔)来形成通孔311。
图5和图6为将第二介电层221和第二金属层24于向上方向层压至接地/接电金属块111、112和加强层31上的流程剖面图。第二介电层221夹置于第二金属层24和接地/接电金属块111、112之间以及第二金属层24和加强层31之间。第二介电层221可为环氧树脂、玻璃环氧树脂、聚酰亚胺、及其类似物,且一般厚度为50微米。第一介电层211和第二介电层221较佳为相同材料。第二金属层24绘示为厚度17微米的铜层。在加压和加热下,由对第二金属层24施加向下压力或/及对第一金属层23施加向上压力,第二介电层221被融化且挤压。待第二介电层221和第二金属层24层压至加强层31和接地/接电金属块111上方,固化第二介电层221。据此,如图6所示,固化的第二介电层221提供第二金属层24和接电/接电金属块之间、及第二金属层24和加强层31之间的稳固机械性键结。
图7为具有第一盲孔213、第二盲孔223及穿孔401的结构剖视图。第一盲孔213延伸穿过第一金属层23和第一介电层211,以从向下方向显露接地/接电金属块111、112。第二盲孔223延伸穿过第二金属层24和第二介电层221,以从向上方向显露接地/接电金属块111、112。穿孔401于垂直方向延伸穿过第一金属层23、第一介电层211、加强层31、第二介电层221及第二金属层24。第一盲孔213和第二盲孔223可由各种技术形成,其包括激光钻孔、等离子体蚀刻及微影技术,且通常具有50微米的直径。可使用脉冲激光提高激光钻孔效能,或者,可使用金属光罩以及扫描式激光束。举例来说,可先蚀刻铜板以制造一金属窗口后再照射激光。穿孔401也可经由其他技术如激光钻孔以及湿式或非湿式的等离子体蚀刻而形成。
请参照图8,由在第一金属层23上沉积第一被覆层23’并沉积进入第一盲孔213,然后图案化第一金属层23及其上的第一被覆层23’,在第一介电层211上形成第一导线231。或者,在一些实施例中,提供不具第一金属层23的层压基板,第一介电层211可被直接图案化而形成第一导线231。并且,由在第二金属层24上沉积第二被覆层24’并沉积进入第二盲孔223,然后图案化第二金属层24及其上的第二被覆层24’,在第二介电层221上形成第二导线241。相同地,当先前步骤中未于第二介电层221上层压第二金属层24时,第二介电层221亦可被直接图案化而形成第二导线241。
亦如图8所示,于穿孔401中沉积连接层402,以提供被覆穿孔411。连接层402为一中空管柱,其从侧面方向覆盖穿孔401的侧壁并垂直延伸以电性连接第一金属层23(连同其上的第一被覆层23’)及第二金属层24(连同其上的第二被覆层24’,并可选择性地使用绝缘填料填充穿孔401中的剩余空间。或者,连接层402可充满穿孔401,在此情况下,被覆穿孔411为金属柱,穿孔401中不含填料的空间。
第一被覆层23’、第二被覆层24’及连接层402为使用相同方式同时沉积相同的材料并具有相同厚度。第一被覆层23’、第二被覆层24’及连接层402可利用各种技术以沉积单层或多层结构,其方法包括电镀、无电电镀、蒸镀、溅镀及其组合。举例来说,首先将该结构浸入活化剂溶液中,使介电层与无电镀铜产生触媒反应,接着以无电电镀方式被覆一薄铜层作为晶种层,然后以电镀方式将所需厚度的第二铜层形成于晶种层上。或者,于晶种层上沉积电镀铜层前,该晶种层可由溅镀方式形成如钛/铜的晶种层薄膜。一旦达到所需的厚度,即可使用各种技术图案化被覆层,以形成第一导线231和第二导线234,其包括湿蚀刻、电化学蚀刻、激光辅助蚀刻及其与分别定义出第一导线231和第二导线234的蚀刻光罩(图未示)的组合。
为了便于说明,第一金属层23、第二金属层24、第一被覆层23’、第二被覆层24’及连接层是以单一层表示,由于铜为同质被覆,金属层间的界线(均以虚线绘示)可能不易察觉甚至无法察觉,然而第一被覆层23’及第一介电层211之间、第二被覆层24’及第二介电层211之间、连接层402及第一介电层211之间、连接层402及第二介电层221之间、与连结层402及加强层31之间的界线则清楚可见。
据此,如图8所示,完成的线路板100包含复合芯层101、双增层电路201、202及被覆穿孔411。在此说明书中,第一增层电路201包含第一介电层211及第一导线231,同时第二增层电路202包含第二介电层221及第二导线241。复合芯层101包含接地/接电金属块111、112及加强层31。接地/接电金属块111、112延伸进入加强层31的通孔311并于向上及向下方向与加强层31共平面。第一导线231自第一介电层211朝向下方向延伸,于第一介电层211上侧向延伸,并于向上方向延伸进入第一盲孔213以形成第一导电盲孔233,其直接接触接地/接电金属块111、112。相同地,第二导线241自第二介电层221朝向上方向延伸,于第二介电层221上侧向延伸,并于向下方向延伸进入第二盲孔223以形成第二导电盲孔243,其直接接触接地/接电金属块111、112。因此,透过接地/接电金属块111、112和第一及第二导电盲孔233、243来提供线路板100的电力传输及接地返回路径。复合芯层101和双增层电路201、201实质上共享被覆穿孔411,且其于垂直方向延伸穿过加强层31、第一介电层211及第二介电层221,以电性连接第一导线231和第二导线241。
图9为半导体组体110的剖视图,其中半导体组件61通过第二导线241的选定部分上的锡块71进而电性连接至第二增层电路202。半导体组件61的讯号接垫电性连接至线路板的讯号传导路径,其是由第一及第二增层电路201、202的图案化线路层以及被覆穿孔411所形成。半导体组件61的接地/电性接触垫电性连接至线路板的电力传输及返回路径,其是由第一及第二增层电路201、202的导电盲孔及接地/接电金属块所形成。亦如图9所示,防焊材料511覆盖第一及第二增层电路201、202,且填充胶81散布于半导体组件61和防焊材料511之间,更进一步填充被覆穿孔411中的剩余空间。第一导线231和第二导线234自防焊开口513中显露出来,以容置锡块71和锡球73。通过第一导线231的选定部分上的锡球73,半导体组体110可更电性连接置另一组体或外部组件。
实施例2
图10-图13是本发明另一实施例的另一线路板的制造方法剖视图,该线路板包含复数个金属块、加强层、第一增层电路、第二增层电路及被覆穿孔。
为了简要说明的目的,于实施例1中的任何叙述可合并至此处的相同应用部分,且不再重复相同叙述。
图10和图11为层压接地金属块111、接电金属块112、加强层31、第一介电层211、第二介电层221、第一金属层23及第二金属层24。在本实施例中,加强层31绘示为具有复数个通孔311的陶瓷板,且接地/接电金属块111、112绘示为复数个固体铜块。接地金属块111、接电金属块112及加强层31设置于第一介电层211/第一金属层23及第二介电层221/第二金属层24之间。于加压和加热下,接地/接电金属块111、112***加强层31的通孔311,且位于第一金属层23和加强层31/金属块111、112之间、及第二金属层24和加强层31/金属块111、112之间的第一介电层211和第二介电层221被挤压且更被挤压进入接地/接电金属块111、112和加强层31间的间隙。据此,如图11所示,固化的第一及第二介电层211、221提供第一金属层23和接地/接电金属块111、112之间、第一金属层12和加强层31之间、第二金属层24和接地/接电金属块111、112之间、第二金属层24和加强层31之间、以及加强层31和接地/接电金属块111、112之间稳固的机械性连结。在说明书中,加强层31的各通孔311具有与对应接地/接电金属块111、112大约相同的尺寸。因此,加强层31的通孔311靠近接地/接电金属块111、112的***边缘,并从侧面方向侧向对齐接地/接电金属块111、112的***边缘,因而可防止接地/接电金属块111、112的不必要位移,并确保激光对准接地/接电金属块111、112的预定部分。接地/接电金属块111、112和通孔311间的间隙较佳介于0.001至1毫米的范围之内。然而,由于接地/接电金属块111、112具有大的连接面,接地/接电金属块111、112的侧向位移并不会造成增层电路和接地/接电金属块111、112间的电性连接错误。因此,在此情况下,防止接地/接电金属块111、112的侧向位移并非必要。
图12为具有第一盲孔213、第二盲孔223和穿孔401的结构剖视图。第一盲孔213延伸穿过第一金属层23和第一介电层211,以从向下方向显露接地/接电金属块111、112的选定部分。第二盲孔223延伸穿过第二金属层24和第二介电层221,以从向上方向显露接地/接电金属块111、112的选定部分。穿孔401从垂直方向延伸穿过第一金属层23、第一介电层211、加强层31、第二介电层221和第二金属层24。
请参照图13,由在第一金属层23上沉积第一被覆层23’并沉积进入第一盲孔213,然后图案化第一金属层23和其上的第一被覆层23’,于第一介电层211上形成第一导线231。并且,由在第二金属层24上沉积第二被覆层24’并沉积进入第二盲孔223,然后图案化第二金属层24和其上的第二被覆层24’,于第二介电层221上形成第二导线241。亦如图13所示,由在穿孔401中沉积连接层402进而形成被覆穿孔411。
因此,如图13所示,完成的线路板200包含复合芯层101、第一增层电路201、第二增层电路202及被覆穿孔411。在此说明书中,第一增层电路201包含第一介电层211和第一导线231,且第二增层电路202包含第二介电层221和第二导线241。复合芯层101包含接地/接电金属块111、112及加强层31,且夹置于第一及第二增层电路201、202之间。第一及第二导线231、241分别延伸进入第一及第二盲孔213、223,以形成第一及第二导电盲孔233、243,其直接接触接地/接电金属块111、112,进而有效缩短电力传输和接地返回路径。被覆穿孔411延伸穿过加强层31、第一介电层211和第二介电层221,以提供第一及第二增层电路201、202间的讯号传导路径。
实施例3
图14-图20是本发明再一实施例的再一线路板的制造方法剖视图,该线路板包含复数个金属块、定位件、加强层、黏着剂、第一增层电路、第二增层电路及被覆穿孔。
为了简要说明目的,于实施例1中的任何叙述可合并至此处的相同应用部分,且不再重复相同叙述。
图14为层压基板的剖视图。层压基板包含金属层13、第一介电层211和支撑板25。金属层13绘示为厚度35微米的铜层。然而,金属层13亦可由其他金属材料所制成,并未受限于铜层。此外,金属层13可利用各种技术以沉积单层或多层结构,其方法包括层压、电镀、无电电镀、蒸镀、溅镀及其组合,且厚度较佳为10至200微米。
第一介电层211的厚度一般为50微米。在本实施例中,第一介电层211夹置于金属层13和支撑板25之间。然而,支撑板25可省略于部分实施态样中。支撑板25一般为铜制,其厚度可介于25至1000微米的范围内,且考虑制程和成本而言较佳介于35至100微米的范围内。在本实施例中,支撑板25绘示为厚度35微米的铜板。
图15和图15A分别为具有形成于第一介电层211上的复数个定位件14的结构剖视图及俯视图。可利用微影技术及湿式蚀刻移除金属层13的选定部分而形成定位件14。在本实施例中,各定位件14是由矩形数组的复数个金属突柱所组成,并符合随后设置于第一介电层211上的金属块的四侧。然而,定位件的形式并不受限于此,且可为防止随后设置的金属块的不必要位移的任何图案。
图14’和图15’为在第一介电层211上形成定位件14的替代制程剖视图,且图15A’为对应至图15’的俯视图。
图14’为具有形成于金属层13中的复数个组凹穴131的层压基板剖视图。如上述,层压基板包含金属层13、第一介电层211及支撑板25,且由移除金属层13的选定部位以形成凹穴131。
图15’及15A’分别为具有形成于第一介电层211上的复数个定位件14的结构剖视图及俯视图。定位件14可经由于凹穴131中点胶或印刷一光敏性塑料材料(如环氧树脂、聚酰亚胺等)或非光敏性材料,接着移除整体金属层13而形成。由此,各定位件14绘示为复数个树脂突柱数组,且符合随后设置的金属块的两个对角。
图15B至图15E为定位件的其他多种参考形式。举例来说,各定位件14可由一连续或不连续的条板所组成,且符合随后设置的各金属块的四侧(如图15B及15C所示)、两个对角、或四个角落(如图15D及15E)。
图16及图16A分别为具有利用黏着剂16将接地金属块111及接电金属块112设置于第一介电层211上的结构剖视图和俯视图。黏着剂16接触接地/接电金属块111、112及第一介电层211,并夹置于接地/接电金属块111、112及第一介电层211之间,以提供接地/接电金属块111、112及第一介电层211间的稳固机械性连结。
定位件14可作为接地/接电金属块111、112的配置导件,因而使接地/接电金属块111、112可准确地放置在预定位置。定位件14自第一介电层211朝向上方向延伸超过接地/接电金属块111、112的接触表面,且定位件14于侧面方向侧向对齐接地/接电金属块111、112的四侧并侧向延伸超过接地/接电金属块111、112的四侧。当各定位件于侧面方向靠近各对应接地/接电金属块111、112的四个侧表面,且接地/接电金属块111、112下方的黏着剂16低于定位件14,可防止因黏着剂固化时造成接地/接电金属块111、112任何不必要位移。接地/接电金属块111、112和定位件14间的间隙较佳介于0.001至1微米的范围内。
图17为具有利用黏着剂16而设置于第一介电层211的加强层31的结构剖视图。接地/接电金属块111、112和定位件14是对准并***对应的加强层31的通孔311,且黏着剂16接触加强层31和第一介电层211以提供加强层31和第一介电层211间的稳固机械性连结。在本实施例中,加强层31绘示为一陶瓷板。
接地/接电金属块111、112和通孔311的内壁是由定位件14而与彼此间隔开来。在本实施例中,各定位件14亦靠近对应通孔311的四个侧壁并侧向对齐通孔311的四个侧壁,且加强层31下方的黏着剂16低于定位件14,因而可避免在黏着剂16完全固化前造成加强层31的任何不必要位移。在接地/接电金属块111、112和加强层31之间可选择性添加连结材料(图未示)以提升硬度。
图18为将第二介电层221和第二金属层24从向上方向层压至接地/接电金属块111、112和加强层31上的结构剖视图。第二介电层221是夹置于第二金属层24和加强层31/金属块111、112之间。在加压及加热下,第二介电层221被挤压进入加强层31和接地/接电金属块111、112间的间隙。待第二介电层221和第二金属层24层压至接地/接电金属块111、112和加强层31上之后,固化第二介电层221。
图19为具有第一盲孔213、第二盲孔223和穿孔401的结构剖视图。第一盲孔213延伸穿过支撑板25、第一介电层211和黏着剂16,以自向下方向显露接地/接电金属块111、112的选定部位。第二盲孔223延伸穿过第二金属层24和第二介电层221,以自向上方向显露接地/接电金属块111、112的选定部位。穿孔401于垂直方向延伸穿过支撑板25、第一介电层211、黏着剂16、加强层31、第二介电层221及第二金属层24。
请参照图20,由在支撑板25上沉积第一被覆层23’并沉积进入第一盲孔213,然后图案化支撑板25及其上的第一被覆层23’,以于第一介电层211上形成第一导线231。并且,由在第二金属层24上沉积第二被覆层24’并沉积进入第二盲孔223,然后图案化第二金属层24及其上的第二被覆层24’,以于第二介电层221上形成第二导线241。亦如图20所示,由在穿孔401中沉积连接层402,以形成被覆穿孔411。据此,本实施例完成的线路板300包含接地/接电金属块111、112、定位件14、加强层31、黏着剂16、第一增层电路201、第二增层电路202及被覆穿孔411。
第一导线231自第一介电层211朝向下方向延伸,于第一介电层211上侧向延伸,并于向上方向延伸进入第一盲孔213,以电性接触接地/接电金属块111、112。第二导线241自第二介电层221朝向上方向延伸,于第二介电层221上侧向延伸,并于向下方向延伸进入第二盲孔223,以电性接触接地/接电金属块111、112。因此,复合芯层101的接地/接电金属块111、112、及直接接触接地/接电金属块111、112的第一增层电路201中形成的第一导电盲孔233和第二增层电路202中形成的第二导电盲孔243提供线路板300的电力传输和返回路径。在本实施例中,接地/接电金属块111、112和加强层31利用黏着剂16固定并机械性连接至第一增层电路201,黏着剂16接触接地/接电金属块111、112、加强层31及第一介电层211,且夹置于接地/接电金属块111、112和第一增层电路201之间、及加强层31和第一增层电路201之间。
上述线路板及半导体组体仅为说明范例,本发明尚可通过其他多种实施例实现。此外,上述实施例可基于设计及可靠度的考虑,彼此混合搭配使用或与其他实施例混合搭配使用。例如,加强层可包含额外的通孔,以容纳额外的接地/接电金属块,且增层电路可包含额外导线,以容纳额外接地/接电金属块。同理,可还设置额外定位件,以容纳额外接地/接电金属块。
如上述实施例,半导体组件可与另一半导体组件共享或不共享接地/接电金属块。举例说明,单一半导体组件可被设置在增层电路上且电性连接至接地/接电金属块。或者,复数个半导体组件可被设置在增层电路上且电性连接至接地/接电金属块。例如,可将四个2x2矩阵小芯片附着至增层电路,且增层电路可包含额外的导电盲孔,以接收额外的接地/接电芯片垫,并将其分布至相同的接地/接电金属块上。和提供一组接地/接电金属块给各个芯片的情况相比,这种方式可能更有利于降低成本。
半导体组件可为已封装或未封装芯片。此外,该半导体组件可为裸芯片或园片级封装芯片(wafer level packaged die)等。半导体组件可利用各种连接媒介(例如金、锡球)进而机械性、电性连接至增层电路。定位件可客制化以容纳金属块,举例来说,定位件的图案可为正方形或矩形,以与金属块的形状相同或相似。
「接触」一词意指直接接触。例如,第一被覆穿孔接触第一及第二导线,但并未接触金属块。
「覆盖」一词意指于垂直及/或侧面方向上不完全以及完全覆盖。例如,在第一增层电路面朝向上方向的状态下,第一增层电路于向上方向覆盖金属块,不论是否有另一组件(如:黏着剂)位于金属块与第一增层电路之间,且第二增层电路于向下方向覆盖金属块。
「层」字包含图案化及未图案化的层体。例如,当金属层设置于介电层上时,金属层可为一空白未经光刻及湿式蚀刻的平板。此外,「层」可包含复数个迭合层。
「开口」、「通孔」与「穿孔」等词同指贯穿孔洞。例如,当地一增层电路面朝向上方向时,金属块被***加强层的通孔中,并于向上方向由加强层中显露出。
「***」一词意指组件间的相对移动。例如,「将金属块***通孔中」是不论加强层为固定不动而金属块朝加强层移动;金属块固定不动而由加强层朝金属块移动;或金属块与加强层两者彼此靠合。此外,将金属块***(或延伸至)通孔内,不论是否贯穿(穿入并穿出)通孔或未贯穿(穿入但未穿出)通孔。
「对准」、「对齐」一词意指组件间的相对位置,不论组件之间是否彼此保持距离或邻接,或一组件***且延伸进入另一组件中。例如,当假想的水平线贯穿定位件及金属块时,定位件侧向对准于金属块,不论定位件与金属块之间是否具有其他被假想线贯穿的组件,且不论是否具有另一贯穿金属块但不贯穿定位件、或另一贯穿定位件但不贯穿金属块的假想水平线。同样地,第一盲孔对准金属块,且金属块对准通孔。
「靠近」一词意指组件间的间隙的宽度不超过最大可接受范围。如本领域公知通识,当金属块以及定位件间、或金属块以及加强层的通孔间的间隙不够窄时,由于金属块于间隙中的横向位移而导致金属块的位置误差可能会超过可接受的最大误差限制,一旦金属块的位置误差超过最大极限时,则不可能使用激光束对准金属块的预定位置,而导致金属块以及增层电路间的电性连接错误。因此,根据金属块的预定位置尺寸,于本领域的技术人员可经由试误法以确认金属块与定位件、或与加强层通孔间的间隙的最大可接受范围,从而确保导电盲孔对准金属块的预定位置。由此,「定位件靠近金属块的***边缘」、及「加强层的通孔靠近金属块的***边缘」的用语是指金属块的***边缘与定位件间、或与加强层通孔间的间隙是窄到足以防止金属块的位置误差超过可接受的最大误差限制。
「设置」一语包含接触与非接触单一或多个支撑组件。例如,金属块是设置于第一介电层上,不论金属块是否接触第一介电层、或与第一介电层以一黏着剂相隔。
「电性连接」一词意指直接或间接电性连接。例如,第一导线电性连接端子接垫和金属块,其不论第一导线是否邻接端子接垫、或经由额外第一增层电路的导线进而电性连接至端子接垫。
「上方」一词意指向上延伸,且包含邻接与非邻接组件以及重迭与非重迭组件。例如,当第二层电路面朝向上方向时,定位件于其上方延伸,邻接第一介电层并自第一介电层突伸而出。
「下方」一词意指向下延伸,且包含邻接与非邻接组件以及重迭与非重迭组件。例如,当第二增层电路面朝向上方向时,第一增层电路于加强层及金属块下方朝向下方向延伸,不论第一增层电路是否邻接加强层和金属块。
「第一垂直方向」及「第二垂直方向」并非取决于线路板的定向,本领域技术人员即可轻易了解其实际所指的方向。例如,第一增层电路面朝第一垂直方向,且第二增层电路面朝第二垂直方向,此与线路板是否倒置无关。同样地,定位件是于一侧向平面「侧向」对准金属块,此与线路板是否倒置、旋转或倾斜无关。因此,该第一及第二垂直方向是彼此相反且垂直于侧面方向,且侧向对准的组件是在垂直于第一与第二垂直方向的侧向平面相交。再者,当第二增层电路面朝向上方向时,第一垂直方向为向下方向,且第二垂直方向为向上方向;当第二增层电路面朝向下方向时,第一垂直方向为向上方向,第二垂直方向为向下方向。
本发明的线路板及使用其的半导体组体具有多项优点。线路板及半导体组体的可靠度高、价格平实且极适合量产。当内连接至增层电路时,复合芯层中的内建金属快可提供电力传输及返回路径。由导电盲孔及金属块提供的电力传输及返回路径可将压降最小化。由双增层电路和被覆穿孔提供的讯号路由,因双增层电路的高路由可行性而利于高I/O值以及高性能的应用。加强层可提供金属块和增层电路的机械性支撑。金属块的放置位置可由加强层的通孔或定位件进而准确地定义出来,以防止因金属块的侧向位移导致金属块和增层电路间的电性连接错误,因而大幅提升产率。线路板和使用其的半导体组体可靠度高、价格平实且极适合量产。
加强层中的穿孔可提供灵活变化的讯号路由。加强层的坚固刚性可提供散热座及增层电路稳固的机械性支撑。由加强层的通孔或定位件可准确定义散热座的放置位置,以防止散热座和增层电路间因散热座的横向位移造成热性连接错误,进而提升制造良率。散热座和增层电路间的直接热连接具有高导热路径的优点。此外,加强层和增层电路间的直接电性连接,因高路由可行性而利于高I/O值以及高性能的应用。
本发明的制作方法具有高度适用性,且是以独特、进步的方式结合运用各种成熟的电性连结及机械性连结技术。此外,本发明的制作方法不需昂贵工具即可实施。因此,相较于传统技术,此制作方法可大幅提升产量、良率、效能与成本效益。
在此所述的实施例为例示之用,其中该些实施例可能会简化或省略本技术领域已熟知的组件或步骤,以免模糊本发明的特点。同样地,为使附图清晰,亦可能省略重复或非必要的组件及组件符号。
本领域技术人员针对本文所述的实施例当可轻易思及各种变化及修改的方式。例如,前述材料、尺寸、形状、大小、步骤的内容与步骤的顺序皆仅为范例。本领域技术人员可于不悖离如申请的权利要求范围所定义的本发明精神与范畴的条件下,进行变化、调整与均等技术。
虽然本发明已于较佳实施态样中说明,然而应当了解的是,在不悖离本发明申请的权利范围的精神以及范围的条件下,可对于本发明进行可能的修改以及变化。

Claims (6)

1.一种具有复合芯层的线路板,包括:
一复合芯层,包含一加强层及复数个金属块,其中该加强层具有复数个通孔,且该些金属块延伸进入各通孔并与该加强层共平面;
一第一增层电路,于一第一垂直方向覆盖该复合芯层,且该第一增层电路包括一第一介电层、复数个第一盲孔及一第一导线,其中该第一介电层中的该些第一盲孔对准该些金属块,该第一导线自该第一介电层朝该第一垂直方向延伸,并于一第二垂直方向延伸穿过该些第一盲孔且直接接触该些金属块;
一第二增层电路,于与该第一垂直方向相反的该第二垂直方向覆盖该复合芯层,且该第二增层电路包括一第二介电层、复数个第二盲孔及一第二导线,其中该第二介电层中的该些第二盲孔对准该些金属块,该第二导线自该第二介电层朝该第二垂直方向延伸,并于该第一垂直方向延伸穿过该些第二盲孔且直接接触该些金属块;以及
一被覆穿孔,其延伸穿过该复合芯层的该加强层,并电性连接该第一增层电路和该第二增层电路。
2.根据权利要求1所述具有复合芯层的线路板,其中,该复合芯层的该加强层包括层压树脂或陶瓷。
3.根据权利要求1所述具有复合芯层的线路板,其中,该加强层的该些通孔靠近该些金属块,并于与该第一垂直方向及该第二垂直方向垂直的侧面方向侧向对齐该些金属块的***边缘。
4.根据权利要求1所述具有复合芯层的线路板,其中,包括:
一黏着剂,其接触该些金属块和该第一增层电路并设置于该些金属块和该第一增层电路之间。
5.根据权利要求1所述具有复合芯层的线路板,其中,包括:
复数个定位件,其作为该些金属块的一配置导件,且该些定位件靠近该些金属块并侧向对齐该些金属块,并在该加强层的该些通孔的***边缘内,于与该第一垂直方向及该第二垂直方向垂直的侧面方向侧向延伸。
6.根据权利要求1所述具有复合芯层的线路板,其中,该些金属块比该些增层电路的该些导线厚,且该些金属块的厚度范围介于25微米至2毫米之间。
CN201410382804.2A 2013-08-09 2014-08-06 具有复合芯层及双增层电路的线路板 Pending CN104349583A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/963,001 US20140048319A1 (en) 2012-08-14 2013-08-09 Wiring board with hybrid core and dual build-up circuitries
US13/963,001 2013-08-09

Publications (1)

Publication Number Publication Date
CN104349583A true CN104349583A (zh) 2015-02-11

Family

ID=52504088

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410382804.2A Pending CN104349583A (zh) 2013-08-09 2014-08-06 具有复合芯层及双增层电路的线路板

Country Status (2)

Country Link
CN (1) CN104349583A (zh)
TW (1) TW201507555A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110858576A (zh) * 2018-08-24 2020-03-03 芯舟科技(厦门)有限公司 覆晶封装基板及其制法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI730375B (zh) 2019-08-12 2021-06-11 欣興電子股份有限公司 線路載板及其製造方法
CN116133229A (zh) * 2021-11-15 2023-05-16 欣兴电子股份有限公司 电路板结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2612064Y (zh) * 2003-02-19 2004-04-14 威盛电子股份有限公司 垂直绕线结构
US20050032273A1 (en) * 2002-07-17 2005-02-10 Chien-Wei Chang Structure and method for fine pitch flip chip substrate
CN101742813A (zh) * 2008-11-19 2010-06-16 索尼株式会社 安装板和半导体模块
US20100244261A1 (en) * 2002-10-09 2010-09-30 Round Rock Research, Llc Through-hole contacts in a semiconductor device
US8390116B1 (en) * 2008-06-23 2013-03-05 Amkor Technology, Inc. Flip chip bump structure and fabrication method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050032273A1 (en) * 2002-07-17 2005-02-10 Chien-Wei Chang Structure and method for fine pitch flip chip substrate
US20100244261A1 (en) * 2002-10-09 2010-09-30 Round Rock Research, Llc Through-hole contacts in a semiconductor device
CN2612064Y (zh) * 2003-02-19 2004-04-14 威盛电子股份有限公司 垂直绕线结构
US8390116B1 (en) * 2008-06-23 2013-03-05 Amkor Technology, Inc. Flip chip bump structure and fabrication method
CN101742813A (zh) * 2008-11-19 2010-06-16 索尼株式会社 安装板和半导体模块

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110858576A (zh) * 2018-08-24 2020-03-03 芯舟科技(厦门)有限公司 覆晶封装基板及其制法
CN110858576B (zh) * 2018-08-24 2022-05-06 芯舟科技(厦门)有限公司 覆晶封装基板及其制法

Also Published As

Publication number Publication date
TW201507555A (zh) 2015-02-16

Similar Documents

Publication Publication Date Title
US9640518B2 (en) Semiconductor package with package-on-package stacking capability and method of manufacturing the same
TWI521669B (zh) 具有堆疊式封裝能力之半導體封裝件及其製作方法
CN104039070A (zh) 具有内建散热座及增层电路的散热增益型线路板
TWI508196B (zh) 具有內建加強層之凹穴基板之製造方法
US9147587B2 (en) Interconnect substrate with embedded semiconductor device and built-in stopper and method of making the same
CN104810320A (zh) 半导体组件及其制作方法
US20140048951A1 (en) Semiconductor assembly with dual connecting channels between interposer and coreless substrate
US20140048326A1 (en) Multi-cavity wiring board for semiconductor assembly with internal electromagnetic shielding
US20150115433A1 (en) Semiconducor device and method of manufacturing the same
US20140048914A1 (en) Wiring board with embedded device and electromagnetic shielding
CN103596386B (zh) 制造具有内建定位件的复合线路板的方法
CN103594444B (zh) 在中介层及无芯基板之间具有双重连接通道的半导体组件
US9087847B2 (en) Thermally enhanced interconnect substrate with embedded semiconductor device and built-in stopper and method of making the same
CN102903682A (zh) 半导体器件、通过垂直层叠半导体器件配置的半导体模块结构及其制造方法
US20140048319A1 (en) Wiring board with hybrid core and dual build-up circuitries
CN104349593A (zh) 具有散热垫及电性突柱的散热增益型线路板
CN103633060B (zh) 具有内嵌元件及电磁屏障的线路板
US20140061877A1 (en) Wiring board with embedded device, built-in stopper and electromagnetic shielding
CN104701187A (zh) 半导体装置以及其制备方法
CN105932008A (zh) 低弯翘无芯基板及其半导体组体
EP0598497A1 (en) Metal-core-type multi-layer lead frame
CN104349583A (zh) 具有复合芯层及双增层电路的线路板
CN103596354B (zh) 具有内建定位件、中介层、以及增层电路的复合线路板
CN103716992A (zh) 具有内嵌元件、内建定位件、及电磁屏障的线路板
US20140048955A1 (en) Semiconductor assembly board with back-to-back embedded semiconductor devices and built-in stoppers

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20150211

WD01 Invention patent application deemed withdrawn after publication