CN104347411B - 金属栅电极等效功函数调节方法 - Google Patents

金属栅电极等效功函数调节方法 Download PDF

Info

Publication number
CN104347411B
CN104347411B CN201310331607.3A CN201310331607A CN104347411B CN 104347411 B CN104347411 B CN 104347411B CN 201310331607 A CN201310331607 A CN 201310331607A CN 104347411 B CN104347411 B CN 104347411B
Authority
CN
China
Prior art keywords
layer
gate electrode
metal gate
work function
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310331607.3A
Other languages
English (en)
Other versions
CN104347411A (zh
Inventor
杨红
王文武
闫江
罗维春
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201310331607.3A priority Critical patent/CN104347411B/zh
Priority to PCT/CN2013/082661 priority patent/WO2015014004A1/zh
Priority to US14/407,210 priority patent/US9831089B2/en
Publication of CN104347411A publication Critical patent/CN104347411A/zh
Application granted granted Critical
Publication of CN104347411B publication Critical patent/CN104347411B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Composite Materials (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

公开了一种对金属栅电极的等效功函数进行调节的方法。该方法包括：形成至少包括金属功函数层的金属栅电极配置；以及对金属栅电极配置中的至少一层进行等离子体处理。这样，可以对金属栅电极的等效功函数进行相对灵活地调节。

Description

金属栅电极等效功函数调节方法
技术领域
本公开涉及半导体领域，更具体地，涉及一种对金属栅电极的等效功函数进行调节的方法。
背景技术
随着大规模集成电路的晶体管特征尺寸的不断缩小，高K栅介质/金属栅结构逐渐替代传统的二氧化硅/多晶硅栅结构。为了适应器件的多阈值要求，一般采用双金属栅结构的设计。即，NMOSFET和PMOSFET采用具有不同功函数的金属性材料，从而其金属栅电极的等效功函数分别接近于硅衬底的导带边(～4.2eV)和价带边(～5.1eV)。
希望能够更加有效地调节金属栅电极的等效功函数。特别是，在后栅工艺中，存在高K栅介质/金属栅结构的填充问题以及金属栅材料的选择限制等。有效的调节金属栅电极的等效功函数成为了高K栅介质/金属栅工程的重点和难点。
发明内容
本公开的目的至少部分地在于提供一种对金属栅电极的等效功函数进行调节的方法。
根据本公开的一个方面，提供了一种对金属栅电极的等效功函数进行调节的方法。该方法可以包括形成至少包括金属功函数层的金属栅电极配置，以及对金属栅电极配置中的至少一层进行等离子体处理。
该方法还可以包括选择等离子体处理的条件，以实现所需的等效功函数。等离子体处理的条件可以包括等离子体功率、等离子体处理时间、等离子体处理气氛及压强中的一项或多项。例如，等离子体功率为约10W至约1000W，等离子体处理时间为约1秒至约30分钟，等离子体处理气氛包括约1∶50至约50∶1的N2∶H2等，等离子体处理气体压强为约1torr至100torr。
另外，金属栅电极配置还可以包括栅介质层保护层、刻蚀停止层、阻挡层和吸氧金属层中的一个或多个。在这种情况下，对金属栅电极配置进行等离子体处理可以包括：对金属栅电极配置中的任意一层或多层进行等离子体处理。
金属栅电极配置可以形成在衬底上设置的栅介质层上，栅介质层可以包括高K材料。栅介质层与衬底之间可以存在界面层。
另外，可以形成多个金属栅电极配置。在这种情况下，该方法还可以包括：对所述多个金属栅电极配置中的一部分进行等离子体处理，而对另一部分则不进行等离子体处理。
根据本公开的示例性实施例，对单层或多层的金属栅电极配置中的任意一层或多层进行等离子体处理，可以有效调节金属栅电极配置的等效功函数，并因此可以实现半导体器件的多阈值调节。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1-6是示出了根据本公开实施例的方法的简略示意图；
图7-8是示出了根据本公开另一实施例的方法的简略示意图；以及
图9是示出了一示例测试结果的曲线图。
贯穿附图，相同的附图标记可以表示相同的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种对金属栅电极的等效功函数进行调节的方法。具体地，可以对金属栅电极配置中的任意一层或多层进行等离子体处理(plasmatreatment)。通过改变等离子体处理的条件，例如，等离子体功率、等离子体处理时间、等离子体处理气氛及压强等中的一项或多项，可以实现对金属栅电极的等效功函数的有效调节。
根据本公开的实施例，金属栅电极配置至少包括金属功函数层(metalworkfunction layer)，并可以包括其他附加层，例如栅介质层保护层(capping layer)、刻蚀停止层(etch stop layer)、阻挡层(barrier layer)和吸氧金属层(scavenging layer)中的一个或多个。该附加层或这些附加层在CMOS集成工艺中特别有利。金属栅电极配置中的任意一层或多层在形成(例如，通过淀积)之后，可以向其施加等离子体，从而经受等离子体处理。这种等离子体处理会导致金属栅电极配置在整体上表现出的等效功函数得到调节。在对金属栅电极配置中的多层进行等离子体处理的情况下，可以在这多层中每一层形成之后逐一施加等离子体，或者在多层中的若干层或全部层形成之后一起施加等离子体。
在集成电路的制造中，可以对某些器件的金属栅电极配置进行等离子体处理，而对其余器件的金属栅电极配置不进行等离子体处理。在进行等离子体处理的器件中，可以选择不同的等离子体处理条件。这样，可以实现器件的多阈值调节。
本公开可以各种形式呈现，以下将描述其中一些示例。
如图1所示，提供衬底1000。衬底1000可以是各种形式的合适衬底，例如体半导体衬底如Si、Ge等，化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb等，绝缘体上半导体衬底(SOI)等。在此，以体硅衬底及硅系材料为例进行描述。但是需要指出的是，本公开不限于此。
在衬底1000上，例如通过淀积，可以依次形成牺牲栅介质层1018和牺牲栅导体层1020。牺牲栅介质层1018可以包括氧化物(例如，SiO2)，牺牲栅导体层1020可以包括多晶硅。
之后，如图2所示，例如通过光刻，可以将牺牲栅介质层1018和牺牲栅导体层1020构图为牺牲栅堆叠。可以牺牲栅堆叠为掩模，进行晕圈(halo)和延伸区(extension)注入。然后，可以在栅堆叠两侧，形成侧墙1016。例如，侧墙1016可以通过在衬底上共形淀积一层氮化物(例如氮化硅)，并对该氮化物层进行选择性刻蚀如反应离子刻蚀(RIE)来形成。随后，可以栅堆叠和侧墙1016为掩模，进行源/漏注入。还可以进行退火处理，以激活注入的离子，并形成源/漏区。
然后，如图3所示，可以在图2所示的结构上形成层间电介质层1022。例如，可以通过淀积氧化物，然后进行平坦化如化学机械抛光(CMP)来形成层间电介质层1022。在平坦化时，可以侧墙1016为停止点，从而可以露出牺牲栅堆叠。
接下来，如图4所示，可以通过选择性刻蚀如湿法腐蚀，去除牺牲栅堆叠(具体地，牺牲导体层1020和牺牲栅介质层1018)。这样，就在层间电介质层1022中在侧墙1016内侧留下了栅槽G。
随后，可以在删除G内形成真正的栅堆叠。
具体地，如图5所示，可以在图4所示的结构上，例如通过淀积，可以依次形成高K栅介质层1004和金属栅电极配置。在该示例中，金属栅电极配置包括金属功函数层1010。例如，高K栅介质层1004可以包括HfO2等，厚度为约金属功函数层1010可以包括TiAl、TiN等，厚度为约0.5-10nm。另外，金属功函数层1010不限于图示的单层结构，也可以包括多种金属功函数材料的叠层结构。
在图5的示例中，示出了高K栅介质层1004和金属功函数层1010将栅槽G完全填满的示例。但是，本公开不限于此。例如，金属功函数层1010可以形成为较薄，使得栅槽G并未完全填满。之后，还可以在金属功函数层1010之上例如通过淀积进一步形成多晶硅或金属层等。
根据一示例，还可以在衬底1000的表面上通过淀积或热氧化形成界面层1002。界面层1002可以包括氧化物(例如氧化硅)，厚度为约在图5的示例中，界面层1002通过热氧化形成，从而位于栅槽G底部。
在形成金属栅电极配置(在该示例中，金属功函数层1010)后，可以对其进行等离子体处理，如图5中的箭头所示。根据一示例，可以选择等离子体处理的条件，如等离子体功率、等离子体处理时间、等离子体处理气氛及压强等。在此，例如可以选择约10W至约1000W的等离子体功率，约1秒至约30分钟的等离子体处理时间，等离子体处理气氛可以选择N2∶H2等，它们的比例为约1∶50至约50∶1，等离子体处理气体压强为约1torr至100torr。本领域技术人员可以根据设计需要，适当调节这些条件中的一项或多项，以实现所需的等效功函数。
接下来，如图6所示，例如通过回蚀，去除高K栅介质层1004和金属栅电极配置在栅槽G之外的部分，并因此形成栅堆叠。回蚀时，可以侧墙为停止点。
这里需要指出的是，上面以后栅工艺为例进行了描述。但是本公开不限于此，而是也可以应用于先栅工艺。另外，在以上描述中，对于后栅工艺本身的处理和参数没有进行详细描述。本领域技术人员可以设想多种合适的处理和参数。
此外，在上述实施例中，金属栅电极配置示出为仅包括金属功函数层1010。根据本公开的有利示例，为改善器件性能，金属栅电极配置还可以包括其他附加层。例如，如图7所示，在栅介质层1004和金属功函数层1010之间，还可以形成栅介质保护层1006和/或刻蚀停止层1008。例如，栅介质保护层1006可以包括TiN，厚度为约0.5-3nm；刻蚀停止层1008可以包括TaN，厚度为约0.5-8nm。一般地，栅介质保护层1006和刻蚀停止层1008在CMOS集成工艺中特别有用。例如，栅介质保护层1006可以防止上方的金属/金属性材料扩散到栅介质层1004中并因此引起介电常数发生变化以及栅漏电增大等问题。另外，刻蚀停止层1008可以用于在形成NFET和PFET的CMOS集成工艺中在刻蚀NFET区域中的PFET材料层或者刻蚀PFET区域中的NFET材料层时起作用。
此外，在栅导体层上方，还可以形成阻挡层1012和/或吸氧金属层1014。例如，阻挡层1012可以包括TiN，厚度为约1-7nm。阻挡层1012可以防止下方的金属/金属性材料向上扩散引起污染。此外，吸氧金属层1014可以包括金属如Ti，厚度为约0.5～5nm。吸氧金属层1014可以通过吸收界面层和高K栅介质层的氧元素以及防止后续热退火工艺引入的氧元素与界面层和高K栅介质层反应，从而降低栅介质层的等效氧化层厚度(EOT：EquivalentOxide thickness)。
可以按照设计，按需设置这些附加层中的一个或多个。
也即，在该示例中，金属栅电极配置至少包括金属功函数层1010，并可以包括栅介质保护层1006、刻蚀停止层1008、阻挡层1012和吸氧金属层1014中的一层或多层。在金属栅电极配置包括多层结构的情况下，可以对这多层中的任意一个或多个进行等离子体处理。这种等离子处理可以按照上述参照图5所述的方式进行。
例如，可以在形成金属栅电极配置中的某一层之后即对其进行等离子处理。或者，可以在形成金属栅电极配置中的某两层或多层之后对它们一并进行等离子体处理。此时，例如可以控制等离子体的功率，以使得等离子体能够进入到这些层中。
随后，如图8所示，可以对这些层构图以形成栅堆叠，并通过后继工艺完成器件的制作。
这里需要指出的是，参照图7和8描述的金属栅堆叠配置同样适用于后栅工艺。
根据一示例，提供如下的金属栅电极配置，包括约0.5-10nm的TiN金属功函数层。该金属栅电极配置形成于衬底上设置的约的SiO2界面层和约的HfO2栅介质层上。此外，在金属栅电极配置上还设置有约10-100nm的W填充层。其中，对金属栅电极配置(该示例中，TiN层)进行等离子处理。可以选择不同的等离子体处理条件。在此，选择了四种等离子体处理条件：(1)等离子体功率为约400W，处理时间为约11S，气氛为约450∶350的N2∶H2；(2)等离子体功率为约400W，处理时间为约7S，气氛为约450∶350的N2∶H2；(3)等离子体功率为约250W，处理时间为约11S，气氛为约450∶350的N2∶H2；以及(4)等离子体功率为约400W，处理时间为约11S，气氛为约600∶150的N2∶H2。图5中以三角形标记示出了它们的平带电压测试结果。另外，作为对比，图5中还以圆形标记示出了相同金属栅电极配置在未施加等离子处理时的平坦电压测试结果。可以看出，平带电压最大漂移了约0.34eV。
有利地，本公开的技术与传统CMOS工艺兼容。因此，不需要引入新的材料和工艺，即可实现金属栅电极的等效功函数调节。具体地，根据本公开的示例，可以对金属栅电极配置中的一层或多层进行等离子处理，并可以选择等离子处理的条件。另外，还可以结合等离子处理的有/无。于是，可以更加容易地实现多阈值器件的制造。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (7)

1.一种对金属栅电极的等效功函数进行调节的方法，包括：
形成至少包括金属功函数层的金属栅电极配置，所述金属栅电极配置还包括吸氧金属层，以及
对所述吸氧金属层等离子体处理，以调节所述金属栅电极配置的等效功函数。
2.根据权利要求1所述的方法，还包括：选择等离子体处理的条件，以实现所需的等效功函数。
3.根据权利要求2所述的方法，其中等离子体处理的条件包括等离子体功率、等离子体处理时间、等离子体处理气氛及压强中的一项或多项。
4.根据权利要求3所述的方法，其中等离子体功率为10W至1000W，等离子体处理时间为1秒至30分钟，等离子体处理气氛包括1∶50至50∶1的N2∶H2，等离子体处理气体压强为1torr至100torr。
5.根据权利要求1所述的方法，其中金属栅电极配置形成在衬底上设置的栅介质层上，栅介质层包括高K材料。
6.根据权利要求5所述的方法，其中栅介质层与衬底之间存在界面层。
7.根据权利要求1所述的方法，其中形成多个金属栅电极配置，且该方法还包括：对所述多个金属栅电极配置中的一部分进行等离子体处理，而对另一部分则不进行等离子体处理。
CN201310331607.3A 2013-08-01 2013-08-01 金属栅电极等效功函数调节方法 Active CN104347411B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201310331607.3A CN104347411B (zh) 2013-08-01 2013-08-01 金属栅电极等效功函数调节方法
PCT/CN2013/082661 WO2015014004A1 (zh) 2013-08-01 2013-08-30 金属栅电极等效功函数调节方法
US14/407,210 US9831089B2 (en) 2013-08-01 2013-08-30 Method for adjusting effective work function of metal gate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310331607.3A CN104347411B (zh) 2013-08-01 2013-08-01 金属栅电极等效功函数调节方法

Publications (2)

Publication Number Publication Date
CN104347411A CN104347411A (zh) 2015-02-11
CN104347411B true CN104347411B (zh) 2018-04-13

Family

ID=52430912

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310331607.3A Active CN104347411B (zh) 2013-08-01 2013-08-01 金属栅电极等效功函数调节方法

Country Status (3)

Country Link
US (1) US9831089B2 (zh)
CN (1) CN104347411B (zh)
WO (1) WO2015014004A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9559016B1 (en) * 2016-01-15 2017-01-31 International Business Machines Corporation Semiconductor device having a gate stack with tunable work function
CN108400160A (zh) * 2017-02-04 2018-08-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN108573921B (zh) * 2017-03-07 2021-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
KR20180102273A (ko) * 2017-03-07 2018-09-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN107039283A (zh) * 2017-04-11 2017-08-11 中国科学院微电子研究所 一种基于可变功函数栅极的晶体管器件及其制备方法
CN107316837A (zh) * 2017-07-12 2017-11-03 中国科学院微电子研究所 一种cmos器件及其制造方法
CN107564864B (zh) * 2017-08-22 2020-03-31 中国科学院微电子研究所 一种cmos器件及其制作方法
US10714342B2 (en) * 2018-07-31 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same
CN116670816A (zh) * 2021-12-27 2023-08-29 华为技术有限公司 半导体器件及其制作方法、电子设备

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291282B1 (en) * 1999-02-26 2001-09-18 Texas Instruments Incorporated Method of forming dual metal gate structures or CMOS devices
US6383879B1 (en) 1999-12-03 2002-05-07 Agere Systems Guardian Corp. Semiconductor device having a metal gate with a work function compatible with a semiconductor device
US7514310B2 (en) 2004-12-01 2009-04-07 Samsung Electronics Co., Ltd. Dual work function metal gate structure and related method of manufacture
US7393761B2 (en) * 2005-01-31 2008-07-01 Tokyo Electron Limited Method for fabricating a semiconductor device
US7378713B2 (en) * 2006-10-25 2008-05-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with dual-metal gate structures and fabrication methods thereof
US20080146012A1 (en) * 2006-12-15 2008-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Novel method to adjust work function by plasma assisted metal incorporated dielectric
US8524588B2 (en) * 2008-08-18 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a single metal that performs N work function and P work function in a high-k/metal gate process
US8105931B2 (en) * 2008-08-27 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating dual high-k metal gates for MOS devices
US8114739B2 (en) * 2009-09-28 2012-02-14 Freescale Semiconductor, Inc. Semiconductor device with oxygen-diffusion barrier layer and method for fabricating same
US8551876B2 (en) * 2011-08-18 2013-10-08 United Microelectronics Corp. Manufacturing method for semiconductor device having metal gate
US8872286B2 (en) * 2011-08-22 2014-10-28 United Microelectronics Corp. Metal gate structure and fabrication method thereof
CN102956460B (zh) * 2011-08-26 2017-06-06 联华电子股份有限公司 具有金属栅极的半导体元件的制作方法
US8772100B2 (en) * 2012-10-18 2014-07-08 Global Foundries Inc. Structure and method for forming a low gate resistance high-K metal gate transistor device

Also Published As

Publication number Publication date
US20160240382A1 (en) 2016-08-18
WO2015014004A1 (zh) 2015-02-05
CN104347411A (zh) 2015-02-11
US9831089B2 (en) 2017-11-28

Similar Documents

Publication Publication Date Title
CN104347411B (zh) 金属栅电极等效功函数调节方法
US10510620B1 (en) Work function metal patterning for N-P space between active nanostructures
CN104867967B (zh) 半导体器件及其制造方法
CN105321943B (zh) 非平面器件和应变产生沟道电介质
CN105374875B (zh) 包括嵌入式鳍隔离区的多栅极器件结构及其形成方法
KR101799636B1 (ko) 핀 구조 전계 효과 트랜지스터 소자용 구조체 및 방법
CN103762236B (zh) 集成电路组件及其制造方法
US20170301776A1 (en) Methods of forming a gate structure on a vertical transistor device
CN103151353B (zh) 半导体管芯的金属栅极部件
US9859431B2 (en) Method of forming a semiconductor device with multiple etch stop layers and inter-layer dielectrics
CN104022027B (zh) 结合有多种栅叠层组成的电路
CN108074983A (zh) 多栅极半导体器件及其制造方法
US20210043626A1 (en) Integrated Circuit with a Gate Structure and Method Making the Same
CN104701377B (zh) 具有应变层的半导体器件
CN106941096A (zh) 具有金属栅电极的半导体器件及其制造方法
CN109216456A (zh) 半导体器件和方法
CN109216258A (zh) 半导体结构的制造方法
US10847634B2 (en) Field effect transistor and method of forming the same
TW202230626A (zh) 三維通用cmos裝置
CN106601794B (zh) 具有***层的半导体结构及其制造方法
CN108475639A (zh) 具有带可调功函数的栅叠层的半导体器件
CN108475693A (zh) 具有可调功函数的场效应晶体管叠层
US20160086952A1 (en) Preventing epi damage for cap nitride strip scheme in a fin-shaped field effect transistor (finfet) device
CN108574006A (zh) 具有t形栅极电极的场效应晶体管
CN102386076B (zh) 金属栅层/高k栅介质层的叠层结构的刻蚀方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant