CN104701377B - 具有应变层的半导体器件 - Google Patents

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Abstract

本发明描述了半导体器件及其制造方法，半导体器件包括含有至少一个鳍的衬底、形成在至少一个鳍的顶面上的至少一个栅极堆叠件、形成在至少一个鳍的顶面上的第一层间介电(ILD)层、以及至少形成在至少一个栅极堆叠件的顶面上的应变层，其中，应变层配置为对至少一个栅极堆叠件提供应变力。

Description

具有应变层的半导体器件
技术领域
本发明涉及集成电路器件，更具体地，涉及具有应变层的半导体器件。
背景技术
半导体集成电路(IC)工业已经经历了快速增长。在这个增长过程中，器件的功能密度普遍增加，而器件部件尺寸或几何尺寸减小。这种按比例缩小工艺通常通过提高生产效率、降低成本和/或改进性能而提供益处。这种按比例缩小也增大了加工和制造IC的复杂度，并且为了实现这些进步，需要IC制造中的类似的发展。
同样地，对IC的增大的性能和缩小几何尺寸的需求已经促使多栅极器件的引入。这些多栅极器件包括多栅极鳍式晶体管，也称为FinFET器件，因为沟道形成在从衬底延伸的“鳍”上。FinFET器件可以允许缩小器件的栅极宽度，同时提供位于包括沟道区的鳍的侧部和/或顶部上的栅极。
用于改进半导体器件的性能的另一种方式是对器件的相关区域提供应力或应变。控制提供在区域中的应力是改进FET器件中的少数载流子迁移率的有效方式。当对半导体器件的沟道施加应力时，可以影响载流子迁移率，并且由此改变器件的跨导和开启电流。例如，拉伸应力可有益于NFET器件允许通过沟道区的增大的载流子(例如，空穴)迁移率。相反，压缩应力可以有益于PFET器件。
发明内容
为了解决现有技术中存在的问题，本发明提供了一种半导体器件，包括：衬底，包括至少一个鳍；至少一个栅极堆叠件，形成在所述至少一个鳍的顶面上；第一层间介电(ILD)层，形成在所述至少一个鳍的顶面上；应变层，至少形成在所述至少一个栅极堆叠件的顶面上；其中，所述应变层配置为对所述至少一个栅极堆叠件提供应变力。
在上述半导体器件中，其中，所述半导体器件还包括：第二ILD层，形成在所述应变层上方。
在上述半导体器件中，其中，所述应变层配置为在垂直于所述至少一个鳍的顶面的方向上对所述至少一个栅极堆叠件提供应变力。
在上述半导体器件中，其中，所述应变层包括氧化硅和氧化锗中的至少一种。
在上述半导体器件中，其中，所述半导体器件还包括：至少一个源极/漏极区，设置在所述至少一个鳍中。
在上述半导体器件中，其中，所述至少一个栅极堆叠件包括栅极介电材料和栅电极层。
在上述半导体器件中，其中，所述应变层形成在所述至少一个栅极堆叠件和所述第一ILD层上方。
根据本发明的另一方面，提供了一种制造半导体器件的方法，包括：提供半导体衬底；在所述半导体衬底中形成至少一个鳍；在所述至少一个鳍上方形成至少一个栅极堆叠件；在所述半导体衬底上方形成第一层间介电(ILD)层；以及在所述至少一个栅极堆叠件上方形成应变层；其中，所述应变层配置为对所述至少一个栅极堆叠件提供应变力。
在上述方法中，其中，所述应变层配置为在垂直于所述至少一个鳍的顶面的方向上对所述至少一个栅极堆叠件提供应变力。
在上述方法中，其中，形成所述应变层的步骤还包括：在所述至少一个栅极堆叠件上方形成预应变层；在所述预应变层上方形成第二ILD层；以及处理所述第二ILD层和所述预应变层，从而使得所述预应变层转变成所述应变层。
在上述方法中，其中，形成所述应变层的步骤还包括：在所述至少一个栅极堆叠件上方形成预应变层；在所述预应变层上方形成第二ILD层；以及处理所述第二ILD层和所述预应变层，从而使得所述预应变层转变成所述应变层，其中，所述预应变层包括硅和锗中的至少一种。
在上述方法中，其中，形成所述应变层的步骤还包括：在所述至少一个栅极堆叠件上方形成预应变层；在所述预应变层上方形成第二ILD层；以及处理所述第二ILD层和所述预应变层，从而使得所述预应变层转变成所述应变层，其中，所述预应变层包括硅和锗中的至少一种，其中，所述应变层包括氧化硅和氧化锗中的至少一种。
在上述方法中，其中，形成所述应变层的步骤还包括：在所述至少一个栅极堆叠件上方形成预应变层；在所述预应变层上方形成第二ILD层；以及处理所述第二ILD层和所述预应变层，从而使得所述预应变层转变成所述应变层，其中，所述预应变层包括硅和锗中的至少一种，其中，所述应变层包括氧化硅和氧化锗中的至少一种，其中，所述处理的步骤还包括用过氧化氢处理所述第二ILD层和所述预应变层。
在上述方法中，其中，在形成所述第一ILD层之后形成所述至少一个栅极堆叠件。
在上述方法中，其中，在形成所述第一ILD层之后形成所述至少一个栅极堆叠件，其中，形成所述至少一个栅极堆叠件的步骤还包括：在所述半导体衬底上方形成至少一个多晶硅堆叠件；在形成所述第一ILD层之后，抛光所述至少一个多晶硅堆叠件和所述第一ILD层；去除所述至少一个多晶硅堆叠件以形成至少一个沟槽；以及在所述至少一个沟槽内形成所述至少一个栅极堆叠件。
在上述方法中，其中，在形成所述第一ILD层之前形成所述至少一个栅极堆叠件。
在上述方法中，其中，所述方法还包括：在所述半导体衬底上方形成浅沟槽隔离(STI)层。
在上述方法中，其中，所述方法还包括：在所述半导体衬底上方形成至少一个源极/漏极区。
在上述方法中，其中，所述方法还包括：在所述半导体衬底上方形成至少一个源极/漏极区，其中，通过外延工艺形成所述至少一个源极/漏极区。
在上述方法中，其中，形成所述至少一个栅极堆叠件的步骤包括：形成栅极介电材料；以及形成栅电极层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的一个或多个方面的半导体器件的实施例的立体图；
图2示出了根据本发明的各个方面的示出制造FinFET的方法的流程图；以及
图3A至图9示出了根据本发明的实施例的处于各个制造阶段的FinFET的各个立体图和截面图。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
图1示出了半导体器件100。半导体器件100包括FinFET型器件。半导体器件100可以是n型FinFET或p型FinFET。半导体器件100可以包括在诸如微处理器、存储器件的IC和/或其他IC中。器件100包括衬底102、多个鳍104、多个隔离结构106和设置在每个鳍104上的栅极结构108。每个鳍104均包括表示为110的源极/漏极区，其中，在鳍104中、上和/或周围形成源极或漏极部件。鳍104的沟道区位于栅极结构108下面并且表示为112。
衬底102可以是硅衬底。可选地，衬底102可以包括：其他元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。在又一些可选实施例中，衬底102是绝缘体上半导体(SOI)衬底。
隔离结构106可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料形成。隔离结构106可以是浅沟槽隔离(STI)部件。在实施例中，隔离结构106是STI部件并且通过在衬底102中蚀刻沟槽形成。然后可以用隔离材料填充沟槽，随后进行化学机械抛光(CMP)。用于隔离结构106和/或鳍结构104的其他制造技术是可能的。例如，隔离结构106可以包括具有一个或多个衬垫层的多层结构。
鳍结构104可以提供其中形成有一个或多个器件的有源区。在实施例中，在鳍104中形成晶体管器件的沟道。鳍104可以包括：硅或其他元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。可以使用包括光刻和蚀刻工艺的合适的工艺制造鳍104。光刻工艺可以包括：在衬底上面(例如，硅层上)形成光刻胶层(抗蚀剂)、曝光光刻胶成一图案、实施曝光后烘烤工艺、以及显影光刻胶以形成包括光刻胶的掩蔽元件。然后掩蔽元件可以用于保护衬底的区域，而蚀刻工艺在硅层内形成凹槽，从而留下延伸的鳍。可以使用反应离子蚀刻(RIE)和/或其他合适的工艺蚀刻凹槽。在衬底102上形成鳍104的方法的许多其他实施例可以是合适的。
在实施例中，鳍104的宽度为大约10纳米(nm)，并且高度介于大约15nm和40nm之间(测量的是隔离结构106之上的鳍104的高度)。然而，应该理解，其他尺寸可以用于鳍104。可以使用n型和/或p型掺杂剂掺杂鳍104。
栅极结构108可以包括栅极介电层、功函层和/或一个或多个额外的层。在实施例中，栅极结构108包括诸如下面的实施例中描述的硅化物层。硅化物层可以位于栅极介电层和/或功函层上面。
在实施例中，在制造期间提供半导体器件100，并且栅极结构108是诸如在用于形成金属栅极结构的替代栅极工艺中形成的牺牲栅极结构。在实施例中，栅极结构108包括多晶硅。在另一实施例中，栅极结构108包括金属栅极结构。
栅极结构108的栅极介电层可以包括二氧化硅。可以通过合适的氧化和/或沉积方法形成氧化硅。可选地，栅极结构108的栅极介电层可以包括诸如氧化铪(HfO2)的高k介电层。可选地，高k介电层可以可选择地包括其他高k电介质，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、它们的组合或其他合适的材料。可以通过原子层沉积(ALD)和/或其他合适的方法形成高k介电层。
在实施例中，栅极结构108可以是金属栅极结构。金属栅极结构可以包括界面层、栅极介电层、功函层、如下所述的硅化物层、填充金属层和/或用于金属栅极结构的其他合适的材料。在其他实施例中，金属栅极结构108还可以包括覆盖层、蚀刻停止层和/或其他合适的材料。界面层可以包括诸如氧化硅(SiO2)或氮氧化硅(SiON)的介电材料。可以通过化学氧化、热氧化、原子层沉积(ALD)、CVD和/或其他合适的方法形成界面介电层。
可以包括在栅极结构108中的示例性p型功函金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、其他合适的p型功函材料或它们的组合。可以包括在栅极结构108中的示例性n型功函金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函材料或它们的组合。功函值与功函层的材料组成相关联，并且因此选择第一功函层的材料以调节其功函值，从而使得在将形成在相应的区域中的器件中实现期望的阈值电压Vt。可以通过CVD、PVD和/或其他合适的工艺沉积功函层。填充金属层可以包括Al、W或Cu和/或其他合适的材料。可以通过CVD、PVD、镀和/或其他合适的工艺形成填充金属。填充金属可以沉积在功函金属层上方，并且从而填充通过去除伪栅极结构形成的沟槽或开口的剩余部分。硅化物层可以介于功函层和填充金属之间。
半导体器件100可以包括未具体示出的其他层和/或部件，其他层和/或部件包括额外的源极/漏极区、层间介电(ILD)层、接触件、互连件和/或其他合适的部件。
半导体器件100的性能可以得益于在沟道区112中的鳍104上提供的应力。在实施例中，可以生成拉伸应变。在另一实施例中，可以生成压缩应变。可以使用下面结合图2描述的方法200来获得应变。在本发明的实施例中，通过在栅极结构上方形成应变层来对栅极提供应力。
参照图2，示出了根据本发明的实施例的制造鳍式场效应晶体管(FinFET)的方法200的流程图。方法200开始于步骤210，其中，提供衬底。方法200继续进行步骤220，其中，在衬底中形成鳍。方法继续进行步骤230，其中，在衬底上方沉积多晶硅堆叠件。方法200继续进行步骤240，其中，在衬底上方形成源极/漏极区。方法200继续进行步骤250，其中，在衬底上方形成栅极堆叠件和第一层间介电(ILD)层。方法200继续进行步骤260，其中，在位于衬底上的栅极堆叠件和第一ILD层上方沉积预应变层。方法200继续进行步骤270，其中，在预应变层上方沉积第二ILD层。方法200继续进行步骤280，其中，处理预应变层以形成应变层。方法200继续进行步骤290，其中，实施之后的制造工艺。
如本发明中采用的，FinFET指的是任何鳍基的、多栅极晶体管。在本发明的各个实施例中，FinFET可以包括在微处理器、存储单元和/或其他集成电路(IC)中。应该注意，图2的方法不产生完整的FinFET。在本发明的各个实施例中，可以使用互补金属氧化物半导体(CMOS)技术加工来制造完整的FinFET。因此，应该理解，可以在图2的方法200之前、期间和之后提供额外的工艺，并且本文中可以仅简要描述一些其他工艺。此外，图1至图9被简化以用于更好地理解本发明的发明构思。例如，虽然附图示出了FinFET，但是应该理解，IC可以包括含有电阻器、电容器、电感器、熔丝等的许多其他器件。
参照图3至图9，示出了根据本发明的实施例的处于各个制造阶段的FinFET结构的各个视图。
图3A至图3B示出了根据本发明的实施例的处于各个制造阶段中的一个阶段的具有衬底的FinFET结构的两种视图。再次参照图2，本发明的各个实施例的方法200开始于步骤210，其中，提供衬底(图3A和图3B中未示出)。在本发明的一些实施例中，本文中的衬底可以是图1的衬底102。
再次参照图2，本发明的实施例的方法200继续进行步骤220，其中，形成如图3A和图3B所示的鳍310。在本发明的实施例中，通过蚀刻至衬底内形成鳍310。应该注意，图3A和图3B是本发明的各个实施例的FinFET结构的两种截面图。图3A示出了沿着第一方向截取的FinFET结构的截面图，并且图3B示出了在垂直于第一方向的第二方向上截取的FinFET结构的另一截面图。在本发明的实施例中，图3A示出了在图1中示出的半导体器件100的X方向上截取的截面图，并且图3B示出了在图1中示出的半导体器件100的Y方向上截取的另一截面图。因此，图3A中示出的第一方向与鳍310的宽度方向平行，并且图3B中示出的第二方向与鳍310的长度方向平行。
应该注意，鳍310的数量不被图3A和图3B中示出的半导体结构限制并且可以包括比图3A和图3B示出的数量更多或更少。在本发明的实施例中，可以同时形成鳍310，从而使得每个鳍310均可以包括相同的材料或层。
如图3A和图3B所示，在本发明的实施例中，在衬底上方形成浅沟槽隔离(STI)层320，从而使得用STI层320填充鳍310之间的间隔。在本发明的实施例中，本文中的STI层320可以对应于图1的隔离层106。在本发明的实施例中，STI层320可以包括氧化硅、氮化硅、氮氧化硅、其他合适的材料或它们的组合。可以通过任何合适的工艺形成STI层320。在本发明的实施例中，形成STI层320可以包括用一种或多种介电材料填充沟槽(例如，通过使用化学汽相沉积工艺)。在本发明的实施例中，STI层320可以具有多层结构，诸如填充有氮化硅或氧化硅的热氧化物衬垫层。
图4A和图4B示出了根据本发明的实施例的处于各个制造阶段中的一个阶段的具有衬底的FinFET结构的两种视图。应该注意，图4A和图4B是本发明的各个实施例的FinFET结构的两种截面图。图4A示出了沿着第一方向截取的FinFET结构的截面图，并且图4B示出了在垂直于第一方向的第二方向上截取的FinFET结构的另一截面图。在本发明的实施例中，图4A示出了在图1中示出的半导体器件100的X方向上截取的截面图，并且图4B示出了在图1中示出的半导体器件100的Y方向上截取的另一截面图。因此，图4A中示出的第一方向与鳍310的宽度方向平行，并且图4B中示出的第二方向与鳍310的长度方向平行。
再次参照图2，本发明的实施例的方法200继续进行步骤230，其中，如图4A和图4B所示，在鳍310和STI层320上方沉积多晶硅堆叠件410。
参照图4A和图4B，在本发明的实施例中，沉积多晶硅堆叠件410，从而使得如图4A所示，每个多晶硅堆叠件410的长度方向与每个鳍310的宽度方向平行，并且如图4B所示，每个多晶硅堆叠件410的宽度方向与每个鳍310的长度方向平行。
应该注意，多晶硅堆叠件410的数量不被图4A和图4B中示出的半导体结构限制并且可以包括比图4A和图4B示出的数量更多或更少。在本发明的实施例中，可以同时形成多晶硅堆叠件410，从而使得每个多晶硅堆叠件410均可以包括相同的材料或层。
图5A和图5B示出了根据本发明的实施例的处于各个制造阶段中的一个阶段的具有衬底的FinFET结构的两种视图。应该注意，图5A和图5B是本发明的实施例的FinFET结构的两种截面图。图5A示出了沿着第一方向截取的FinFET结构的截面图，并且图5B示出了在垂直于第一方向的第二方向上截取的FinFET结构的另一截面图。在本发明的实施例中，图5A示出了在图1中示出的半导体器件100的X方向上截取的截面图，并且图5B示出了在图1中示出的半导体器件100的Y方向上截取的另一截面图。因此，图5A中示出的第一方向与鳍310的宽度方向平行，并且图5B中示出的第二方向与鳍310的长度方向平行。
再次参照图2，本发明的实施例的方法200继续进行步骤240，其中，如图5A和图5B所示，在鳍310中形成源极/漏极区。
参照图5A和图5B，根据本发明的实施例，在至少一个多晶硅堆叠件410的相对两侧上形成源极/漏极区510。在本发明的实施例中，源极/漏极区510可以是在鳍310内形成的外延区。在本发明的实施例中，源极/漏极区510可以是硅外延区。在本发明的实施例中，源极/漏极区510可以是硅锗外延区。然而，外延生长的材料的许多其他实施例是可能的，诸如硅、硅锗、碳化硅、锗、砷化镓、磷化铟和/或其他合适的材料。
在本发明的实施例中，可以在多晶硅堆叠件410的侧壁上方沉积间隔件层(未示出)以限定鳍310上的源极/漏极区510。在沉积间隔件层之后，实施外延(epi)工艺以在鳍310内形成源极/漏极区510。
在本发明的实施例中，步骤240可以执行为实施蚀刻工艺以在鳍310中形成凹槽区，并且然后实施外延(epi)工艺以在凹槽区中沉积半导体材料。蚀刻工艺可以包括干蚀刻工艺，该干蚀刻工艺利用HBr/Cl2/O2/He的组合、从约1mT至约1000mT的范围内的压力、从约50W至约1000W的范围内的功率、从约100V至约500V的范围内的偏置电压、从约10sccm至约500sccm的范围内的HBr流量、从约0sccm至约500sccm的范围内的Cl2流量、从约0sccm至约100sccm的范围内的O2流量以及从约0sccm至约1000sccm的范围内的He流量。干蚀刻去除鳍310的未被保护或暴露的部分。因此，由于定向/各向异性蚀刻，凹槽区包括与多晶硅堆叠件410对准的垂直侧壁。凹槽区可以具有从约400埃至约800埃的范围内的深度。当实施外延(epi)工艺以在凹槽区中沉积半导体材料时，可以用HF或其他合适的溶液实施预清洗工艺以清洗凹槽区。通过诸如外延或外延的(epi)工艺的合适的工艺在S/D区中沉积半导体材料。外延工艺可以包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺。外延工艺可以使用气体和/或液体前体，前体与衬底的组分(例如，硅)相互作用。半导体材料可以包括Si、SiP、SiC、SiCP、它们的组合或任何其他合适的半导体材料。
图6A和图6B示出了根据本发明的实施例的处于各个制造阶段中的一个阶段的具有衬底的FinFET结构的两种视图。应该注意，图6A和图6B是本发明的实施例的FinFET结构的两种截面图。图6A示出了沿着第一方向截取的FinFET结构的截面图，并且图6B示出了在垂直于第一方向的第二方向上截取的FinFET结构的另一截面图。在本发明的实施例中，图6A示出了在图1中示出的半导体器件100的X方向上截取的截面图，并且图6B示出了在图1中示出的半导体器件100的Y方向上截取的另一截面图。因此，图6A中示出的第一方向与鳍310的宽度方向平行，并且图6B中示出的第二方向与鳍310的长度方向平行。
再次参照图2，本发明的实施例的方法200继续进行步骤250，其中，如图6A和图6B所示，在鳍310和STI层320上方沉积栅极堆叠件610和第一层间介电(ILD)层620。
应该注意，在以上公开的本发明的实施例中，可以实施后栅极工艺，从而使得图4A和图4B中的多晶硅堆叠件410可以是替代多晶硅栅极(RPG)。在如本发明的实施例公开的后栅极工艺期间，可以由图6A和图6B中的金属栅极堆叠件610代替多晶硅堆叠件410，并且在形成源极/漏极区510(步骤240)之后执行该代替。在本发明的实施例中，可以通过以下步骤执行步骤250：在衬底上方沉积第一ILD层620以填充多晶硅堆叠件410之间的间隔；然后，抛光第一ILD层620，从而使得每个多晶硅堆叠件410的顶面均未被第一ILD层620覆盖；然后，去除多晶硅堆叠件410以形成用于形成栅极堆叠件的沟槽；然后，在沟槽的侧壁上沉积栅极介电材料；然后，在栅极介电材料上方沉积栅电极层；以及然后，抛光第一ILD层620、栅极介电材料和栅电极层以形成栅极堆叠件610。
在一些实施例中，第一ILD层620包括诸如氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料的介电材料、其他合适的介电材料和/或它们的组合。示例性低k介电材料包括氟掺杂的硅酸盐玻璃(FSG)、碳掺杂的氧化硅、Black(加利福尼亚圣克拉拉的应用材料公司)、干凝胶、气凝胶、氟化非晶碳、聚对二甲苯、BCB(二苯并环丁烯)、SiLK(密歇根州米德兰的陶氏化学公司)、聚酰亚胺、其他适当的材料和/或它们的组合。第一ILD层620可以包括具有多种介电材料的多层结构。
在一些实施例中，栅极介电材料可以包括氧化硅、氮化硅、氮氧化硅或高k电介质。高k电介质包括金属氧化物。用于高k电介质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它们的混合物。在本发明的一些实施例中，栅极介电材料可以是具有在约10埃至30埃的范围内的厚度的高k介电层。在本发明的实施例中，可以使用诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化、UV臭氧氧化或它们的组合的合适的工艺形成栅极介电材料。栅极介电材料还可以包括界面层(未示出)以减小栅极介电材料和鳍310的上部(即，FinFET的沟道区)之间的损坏。界面层可以包括氧化硅。
在本发明的实施例中，沉积覆盖鳍310的上部的栅电极层以形成单独的FinFET。如图6A所示，在本发明的实施例中，栅电极层覆盖不止一个鳍310的上部，从而使得产生的FinFET包括不止一个鳍310。
在本发明的实施例中，栅电极层可以包括单层或多层结构。在实施例中，栅电极层包括多晶硅。此外，栅电极层可以是通过均匀或非均匀掺杂来掺杂的多晶硅。在其他实施例中，栅电极层包括选自W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn和Zr的组的金属。在其他实施例中，栅电极层包括选自TiN、WN、TaN和Ru的组的金属。在又一些其他实施例中，栅电极层包括在约30nm至约60nm的范围内的厚度。可以通过诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成栅电极层。
到目前为止，工艺步骤已经提供了具有栅极介电材料和形成在栅极介电材料上方的栅电极层的衬底，栅极介电材料覆盖用于形成栅极堆叠件610的沟槽的侧壁。在本发明的实施例中，通过诸如旋涂的合适的工艺在栅电极层上方形成光刻胶层，并且通过适当的光刻图案化方法图案化光刻胶层以在栅电极层上方形成图案化的光刻胶部件。然后可以使用干蚀刻工艺将图案化的光刻胶部件转印至下面的层(即，栅极介电材料和栅电极层)以沿着鳍310的纵向形成栅极堆叠件610。图案化的栅电极层称为导电栅极条。因此导电栅极条包裹鳍310的暴露上部的沟道部分。
应该注意，在本发明的实施例中，可以实施先栅极工艺，从而使得在沉积第一ILD层620之前沉积栅极堆叠件610。
再次参照图2，本发明的实施例的方法200继续进行步骤260，其中，如图7A和图7B所示，在栅极堆叠件610和第一ILD层620上方沉积预应变层710。
图7A和图7B示出了根据本发明的实施例的处于各个制造阶段中的一个阶段的具有衬底的FinFET结构的两种视图。应该注意，图7A和图7B是本发明的实施例的FinFET结构的两种截面图。图7A示出了沿着第一方向截取的FinFET结构的截面图，并且图7B示出了在垂直于第一方向的第二方向上截取的FinFET结构的另一截面图。在本发明的实施例中，图7A示出了在图1中示出的半导体器件100的X方向上截取的截面图，并且图7B示出了在图1中示出的半导体器件100的Y方向上截取的另一截面图。因此，图7A中示出的第一方向与鳍310的宽度方向平行，并且图7B中示出的第二方向与鳍310的长度方向平行。
参照图7A和图7B，在本发明的实施例中，预应变层710可以是通过PECVD沉积的硅层。在本发明的实施例中，预应变层710可以是通过RPCVD沉积的锗层。在本发明的实施例中，预应变层710的厚度可以介于30埃和50埃的范围内。
再次参照图2，本发明的实施例的方法200继续进行步骤270，其中，如图7A和图7B所示，在预应变层710上方沉积第二ILD层720。
在本发明的实施例中，第二ILD层720包括诸如氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料的介电材料、其他合适的介电材料和/或它们的组合。示例性低k介电材料包括氟掺杂的硅酸盐玻璃(FSG)、碳掺杂的氧化硅、Black(加利福尼亚圣克拉拉的应用材料公司)、干凝胶、气凝胶、氟化非晶碳、聚对二甲苯、BCB(二苯并环丁烯)、SiLK(密歇根州米德兰的陶氏化学公司)、聚酰亚胺、其他适当的材料和/或它们的组合。在本发明的实施例中，第二ILD层720可以包括具有多种介电材料的多层结构。
再次参照图2，本发明的实施例的方法200继续进行步骤280，其中，如图8A和图8B所示，处理预应变层710以形成应变层810。
参照图8A和图8B，在本发明的实施例中，可以在第二ILD层720上方通过PECVD提供过氧化氢(H2O2)，从而使得由硅、锗或它们的组合组成的预应变层710可以被过氧化氢氧化以形成分别由氧化硅(SiO2)氧化锗(GeO2)或它们的组合组成的应变层810。由于应变层810和栅极堆叠件610之间的晶格失配，应变层810在如图9所示的第三方向上提供机械力以提高FinFET的沟道区中的载流子迁移率。如图9所示，第三方向垂直于与鳍310的宽度方向平行的第一方向和与鳍310的长度方向平行的第二方向。第三方向可以与图1中示出的半导体器件100的Z方向平行。由于由应变层810提供的应变力，可以提高在本发明的实施例中公开的FinFET的性能。在本发明的实施例中，应变层810可以是提供压缩力的压缩应变层或提供拉伸应变力的拉伸应变层。
再次参照图2，本发明的实施例的方法200继续进行步骤290，其中，实施之后的制造工艺。在本发明的实施例中，方法200可以继续包括进一步的CMOS或MOS技术加工以形成本领域已知的各种部件。可以实施的示例性工艺包括接触件部件和多层互连件(MLI)的形成，接触件部件连接至包括填充金属层的栅极结构，MLI具有可以使形成在衬底上的一个或多个半导体器件互连的通孔和互连线。
虽然已经通过实例和优选实施例描述了本发明，但是应该理解，本发明不限于公开的实施例。相反，本发明旨在涵盖各种修改和类似布置(这对本领域普通技术人员而言将是显而易见的)。因此，所附权利要求的范围应该与最广泛的解释一致，以包括所有这些修改和类似布置。

Claims (15)

1.一种半导体器件，包括：
衬底，包括至少一个鳍；
至少一个栅极堆叠件，形成在所述至少一个鳍的顶面上；
第一层间介电(ILD)层，形成在所述至少一个鳍的顶面上；
应变层，至少形成在所述至少一个栅极堆叠件的顶面上，其中，所述应变层包括氧化物；
第二层间介电层，形成在所述应变层上方，
其中，所述应变层配置为在垂直于所述至少一个鳍的顶面的方向上对所述至少一个栅极堆叠件提供应变力，
其中，通过在所述第二层间介电层上方对预应变层进行过氧化氢氧化处理而形成所述应变层。
2.根据权利要求1所述的半导体器件，其中，所述应变层包括氧化硅和氧化锗中的至少一种。
3.根据权利要求1所述的半导体器件，还包括：
至少一个源极/漏极区，设置在所述至少一个鳍中。
4.根据权利要求1所述的半导体器件，其中，所述至少一个栅极堆叠件包括栅极介电材料和栅电极层。
5.根据权利要求1所述的半导体器件，其中，所述应变层形成在所述至少一个栅极堆叠件和所述第一层间介电层上方。
6.一种制造半导体器件的方法，包括：
提供半导体衬底；
在所述半导体衬底中形成至少一个鳍；
在所述至少一个鳍上方形成至少一个栅极堆叠件；
在所述半导体衬底上方形成第一层间介电(ILD)层；以及
在所述至少一个栅极堆叠件上方形成应变层；
其中，所述应变层配置为在垂直于所述至少一个鳍的顶面的方向上对所述至少一个栅极堆叠件提供应变力，
其中，形成所述应变层的步骤还包括：
在所述至少一个栅极堆叠件上方形成预应变层；
在所述预应变层上方形成第二层间介电层；以及
利用过氧化氢氧化处理所述第二层间介电层和所述预应变层，从而使得所述预应变层转变成所述应变层。
7.根据权利要求6所述的方法，其中，所述预应变层包括硅和锗中的至少一种。
8.根据权利要求7所述的方法，其中，所述应变层包括氧化硅和氧化锗中的至少一种。
9.根据权利要求6所述的方法，其中，在形成所述第一层间介电层之后形成所述至少一个栅极堆叠件。
10.根据权利要求9所述的方法，其中，形成所述至少一个栅极堆叠件的步骤还包括：
在所述半导体衬底上方形成至少一个多晶硅堆叠件；
在形成所述第一层间介电层之后，抛光所述至少一个多晶硅堆叠件和所述第一层间介电层；
去除所述至少一个多晶硅堆叠件以形成至少一个沟槽；以及
在所述至少一个沟槽内形成所述至少一个栅极堆叠件。
11.根据权利要求6所述的方法，其中，在形成所述第一层间介电层之前形成所述至少一个栅极堆叠件。
12.根据权利要求6所述的方法，还包括：
在所述半导体衬底上方形成浅沟槽隔离(STI)层。
13.根据权利要求6所述的方法，还包括：
在所述半导体衬底上方形成至少一个源极/漏极区。
14.根据权利要求13所述的方法，其中，通过外延工艺形成所述至少一个源极/漏极区。
15.根据权利要求6所述的方法，其中，形成所述至少一个栅极堆叠件的步骤包括：
形成栅极介电材料；以及
形成栅电极层。
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