CN104283561A - 一种异步时钟并串转换半周期输出电路 - Google Patents

Abstract

本发明实施例公开了一种异步时钟并串转换半周期输出电路，包括同步分频时钟产生电路10、数据同步电路20、控制信号产生电路40和并串转换输出电路30。数据同步电路20实现输入数据与高频时钟信号的同步，并且并串转换输出电路30实现将输入数据从并行转换为串行输出。本发明的实施例的电路中，能够同时实现异步时钟同步和并串转换，并且电路结构简单。

Description

一种异步时钟并串转换半周期输出电路

 

技术领域

本发明涉流水线模数转换器技术领域，尤其是涉及一种异步时钟并串转换半周期输出电路。

 

背景技术

流水线模数转换器（PL_ADC）在面积、功耗、速度和精度方面有着较好的折中，逐渐成为高速高精度 ADC 的实现方式之一。

在PL_ADC中，要实现多比特数字信号的并行输出需要多个输出垫（PAD），由于输出PAD数目有限，所以要将数据先做并串转换后再输出。但是，这又涉及到时钟异步的问题。由于并行输出的数字信号是在内部低频时钟的控制下产生的，即与内部低频时钟上升沿同步。要在外部高频时钟的控制下进行输出，首先面临的问题就是要将异步时钟进行同步，怎样在对数字信号的值进行精确采样的前提下实现高低频时钟的同步，目前来说时有一定难度的。接下来要面对的问题是并串转换，并串转换的方法有很多，但都过于复杂或对输出时钟的频率要求较高。目前传统的电路中实现要同时实现异步时钟同步和并串转换很少，并且比较复杂，达到的效果不是很理想。

 

发明内容

本发明的目的之一是提供一种能够同时实现异步时钟同步和并串转换的异步时钟并串转换半周期输出电路。

本发明公开的技术方案包括：

提供了一种异步时钟并串转换半周期输出电路，其特征在于，包括：同步分频时钟产生电路10，所述同步分频时钟产生电路10基于高频时钟信号clk_f产生第一分频时钟信号clk1、第二分频时钟信号clk2、第三分频时钟信号clk3和第四分频时钟信号clk4；数据同步电路20，所述数据同步电路20连接到所述同步分频时钟产生电路10，所述数据同步电路20接收输入数据D<7:0>并根据所述第一分频时钟信号clk1将所述输入数据D<7:0>与所述高频时钟信号clk_f同步；控制信号产生电路40，所述控制信号产生电路40连接到所述同步分频时钟产生电路10，并根据所述第一分频时钟信号clk1、第二分频时钟信号clk2、第三分频时钟信号clk3和第四分频时钟信号clk4产生控制信号sel<3:0>；并串转换输出电路30，所述并串转换输出电路30连接到所述数据同步电路20和所述控制信号产生电路40，并根据所述控制信号sel<3:0>将所述输入数据串行输出。

本发明的一个实施例中，所述同步分频时钟产生电路包括第一D触发器101和第二D触发器102，其中：所述第一D触发器101的时钟输入端连接到所述高频时钟信号clk_f，所述第一D触发器101的正相输出端输出所述第四分频时钟信号clk4并列连接到所述第二D触发器102的数据输入端，所述第一D触发器101的反相输出端输出所述第二分频时钟信号clk2；所述第二D触发器102的时钟输入端连接到所述高频时钟信号clk_f，所述第二D触发器102的正相输出端输出所述第一分频时钟信号clk1，所述第二D触发器102的反相输出端输出所述第三分频时钟信号clk3并连接到所述第一D触发器101的数据输入端。

本发明的一个实施例中，所述数据同步电路20包括第一D触发器组201和第二D触发器组202，其中：所述第一D触发器组201的时钟输入端连接到低频时钟信号的反相信号clk0B，所述第一D触发器组201的数据输入端连接到所述输入数据D<7:0>，所述第一D触发器组201的正相输出端连接到所述第二D触发器组202的数据输入端；所述第二D触发器组202的时钟输入端连接到所述第一分频时钟信号clk1，所述第二D触发器组202的正相输出端为所述数据同步电路20的数据输出端并输出同步数据dataout<7:0>。

本发明的一个实施例中，所述控制信号产生电路40包括第一与非门400、第二与非门403、第三与非门405、第四与非门409、第一非门401、第二非门404、第三非门406和第四非门410，其中：所述第一与非门400的两个输入端分别连接到所述第一分频时钟信号clk1和所述第四分频时钟信号clk4，所述第一与非门400的输出端输出第三控制信号的反相信号selB<3>并连接到所述第一非门401的输入端，所述第一非门401的输出端输出第三控制信号sel<3>；所述第二与非门403的两个输入端分别连接到所述第一分频时钟信号clk1和所述第二分频时钟信号clk2，所述第二与非门403的输出端输出第二控制信号的反相信号selB<2>并连接到所述第二非门404的输入端，所述第二非门404的输出端输出第二控制信号sel<2>；所述第三与非门405的两个输入端分别连接到所述第三分频时钟信号clk3和所述第二分频时钟信号clk2，所述第三与非门405的输出端输出第一控制信号的反相信号selB<1>并连接到所述第三非门406的输入端，所述第三非门406的输出端输出第一控制信号sel<1>；所述第四与非门409的两个输入端分别连接到所述第三分频时钟信号clk3和所述第四分频时钟信号clk4，所述第四与非门409的输出端输出第零控制信号的反相信号selB<0>并连接到所述第四非门410的输入端，所述第四非门410的输出端输出第零控制信号sel<0>。

本发明的一个实施例中，所述并串转换输出电路30包括第一传输门组300、第二传输门组301、第三D触发器302、第四D触发器303、第五D触发器304和多路选择器电路305，其中：所述第一传输门组300的输入端连接到所述同步数据dataout<7:0>中的奇数位，所述第一传输门组300的输出端连接到所述第三D触发器302的数据输入端，所述第一传输门组300的第一控制端连接到所述控制信号sel<3:0>，所述第一传输门组300的第二控制端连接到所述控制信号的反相信号selB<3:0>；所述第三D触发器302的时钟输入端连接到所述高频时钟信号的反相信号clk_fB，所述第三D触发器302的正相输出端连接到所述多路选择器电路305的第一输入端；所述第二传输门组301的输入端连接到所述同步数据dataout<7:0>中的第零位和偶数位，所述第二传输门组301的输出端连接到所述第四D触发器303的数据输入端，所述第二传输门组301的第一控制端连接到所述控制信号sel<3:0>，所述第二传输门组301的第二控制端连接到所述控制信号的反相信号selB<3:0>；所述第四D触发器303的时钟输入端连接到所述高频时钟信号的反相信号clk_fB，所述第四D触发器303的正相输出端连接到所述第五D触发器304的数据输入端；所述第五D触发器304的时钟输入端连接到所述高频时钟信号clk_f，所述第五D触发器304的正相输出端连接到所述多路选择器电路305的第二输入端；所述多路选择器电路305的第一控制端连接到所述高频时钟信号clk_f，所述多路选择器电路305的第二控制端连接到所述高频时钟信号的反相信号clk_fB。

本发明的实施例的电路中，能够同时实现异步时钟同步和并串转换，并且电路结构简单。

 

附图说明

图1是本发明一个实施例的异步时钟并串转换半周期输出电路的结构框图示意图。

图2是本发明一个实施例的同步分频时钟产生电路的结构示意图。

图3是本发明一个实施例的数据同步电路的结构示意图。

图4是本发明一个实施例的控制信号产生电路的结构示意图。

图5是本发明一个实施例的并串转换输出电路的结构示意图。

 

具体实施方式

下面将结合附图详细说明本发明的实施例的异步时钟并串转换半周期输出电路的具体结构。

如图1所示，本发明的一个实施例中，一种异步时钟并串转换半周期输出电路包括同步分频时钟产生电路10、数据同步电路20、控制信号产生电路40和并串转换输出电路30。

同步分频时钟产生电路10用于基于高频时钟信号（例如，外部的高频时钟信号）clk_f产生第一分频时钟信号clk1、第二分频时钟信号clk2、第三分频时钟信号clk3和第四分频时钟信号clk4。

数据同步电路20连接到同步分频时钟产生电路10上。该数据同步电路20接收输入数据（例如，在输入数据为8位的情况下，D<7:0>）并根据第一分频时钟信号clk1将输入数据D<7:0>与高频时钟信号clk_f同步。

控制信号产生电路40连接到同步分频时钟产生电路10，并根据前述的第一分频时钟信号clk1、第二分频时钟信号clk2、第三分频时钟信号clk3和第四分频时钟信号clk4产生控制信号sel<3:0>。

并串转换输出电路30连接到数据同步电路20和控制信号产生电路40，并根据控制信号产生电路40产生的控制信号sel<3:0>将经由数据同步电路20同步了的输入数据串行输出。

如图2所示，本发明的一个实施例中，同步分频时钟产生电路10可以包括第一D触发器101和第二D触发器102。

第一D触发器101的时钟输入端连接到高频时钟信号clk_f，第一D触发器101的正相输出端输出第四分频时钟信号clk4并列连接到第二D触发器102的数据输入端，第一D触发器101的反相输出端输出第二分频时钟信号clk2。

第二D触发器102的时钟输入端连接到高频时钟信号clk_f，第二D触发器102的正相输出端输出第一分频时钟信号clk1，第二D触发器102的反相输出端输出第三分频时钟信号clk3并连接到第一D触发器101的数据输入端。

本实施例中，同步分频时钟产生电路10用于产生与周期为T的高频时钟信号clk_f上升沿同步的相差依次为90度的四分频时钟信号clk1、clk2 、clk3和clk4。

如图3所示，本发明的一个实施例中，数据同步电路20可以包括第一D触发器组201和第二D触发器组202。

第一D触发器组201的时钟输入端连接到低频时钟信号的反相信号clk0B，第一D触发器组201的数据输入端连接到输入数据D<7:0>，第一D触发器组201的正相输出端连接到第二D触发器组202的数据输入端。

第二D触发器组202的时钟输入端连接到第一分频时钟信号clk1，第二D触发器组202的正相输出端为数据同步电路20的数据输出端并输出同步数据（即前述的经由数据同步电路20同步了的输入数据）dataout<7:0>。

本实施例中，输入信号D<7:0>与周期为4T的外部低频时钟信号clk0上升沿同步，所以首先用clk0下降沿来对信号进行采样得到精确稳定信号di<7:0>, 然后用与clk0同周期的本地低频时钟信号clk1上升沿来采样，得到与输出高频时钟clk_f上升沿同步的信号dataout<7:0>。

如图4所示，本发明的一个实施例中，控制信号产生电路40可以包括第一与非门400、第二与非门403、第三与非门405、第四与非门409、第一非门401、第二非门404、第三非门406和第四非门410。

第一与非门400的两个输入端分别连接到第一分频时钟信号clk1和第四分频时钟信号clk4，第一与非门400的输出端输出第三控制信号的反相信号selB<3>并连接到第一非门401的输入端，第一非门401的输出端输出第三控制信号sel<3>。

第二与非门403的两个输入端分别连接到第一分频时钟信号clk1和第二分频时钟信号clk2，第二与非门403的输出端输出第二控制信号的反相信号selB<2>并连接到第二非门404的输入端，第二非门404的输出端输出第二控制信号sel<2>。

第三与非门405的两个输入端分别连接到第三分频时钟信号clk3和第二分频时钟信号clk2，第三与非门405的输出端输出第一控制信号的反相信号selB<1>并连接到第三非门406的输入端，第三非门406的输出端输出第一控制信号sel<1>。

第四与非门409的两个输入端分别连接到第三分频时钟信号clk3和第四分频时钟信号clk4，第四与非门409的输出端输出第零控制信号的反相信号selB<0>并连接到第四非门410的输入端，第四非门410的输出端输出第零控制信号sel<0>。

本实施例中，可以产生四相不交叠控制信号 sel<3:0>及其反相信号selB<3:0>，它们均由相差依次为90度的本地低频时钟（即前述的分频时钟信号）clk1、clk2、clk3、clk4产生。

如图5所示，本发明的一个实施例中，并串转换输出电路30包括第一传输门组300、第二传输门组301、第三D触发器302、第四D触发器303、第五D触发器304和多路选择器电路305。

第一传输门组300的输入端连接到同步数据dataout<7:0>中的奇数位（例如，dataout<7,5,3,1>），第一传输门组300的输出端连接到第三D触发器302的数据输入端，第一传输门组300的第一控制端连接到控制信号sel<3:0>，第一传输门组300的第二控制端连接到控制信号的反相信号selB<3:0>。

第三D触发器302的时钟输入端连接到高频时钟信号的反相信号clk_fB，第三D触发器302的正相输出端连接到多路选择器电路305的第一输入端。

第二传输门组301的输入端连接到同步数据dataout<7:0>中的第零位和偶数位（例如，dataout<6,4,2,0>），第二传输门组301的输出端连接到第四D触发器303的数据输入端，第二传输门组301的第一控制端连接到控制信号sel<3:0>，第二传输门组301的第二控制端连接到控制信号的反相信号selB<3:0>。

第四D触发器303的时钟输入端连接到高频时钟信号的反相信号clk_fB，第四D触发器303的正相输出端连接到第五D触发器304的数据输入端。

第五D触发器304的时钟输入端连接到高频时钟信号clk_f，第五D触发器304的正相输出端连接到多路选择器电路305的第二输入端。

多路选择器电路305的第一控制端连接到高频时钟信号clk_f，多路选择器电路305的第二控制端连接到高频时钟信号的反相信号clk_fB。

本发明的一个实施例中，该多路选择器电路305例如可以是二选一电路。

本实施例中，首先将输入数据（例如，前述的同步数据dataout<7:0>）的奇数位和偶数位分为两条输出通路，奇数位dataout<7,5,3,1>经过由信号sel<3:0>和selB<3:0>控制的第一传输门组300，输出的信号经第三D触发器302的时钟信号clk_f的下降沿采样；偶数位dataout<6,4,2,0>连接到由信号sel<3:0>和selB<3:0>控制的第二传输门组301，输出的信号先由第四D触发器303的时钟信号clk_f的下降沿采样，然后由第五D触发器304的时钟信号clk_f的上降沿再采样；所采到的奇数位和偶数位信号最后都到达二选一电路305，在clk_f高电平有效期间输出奇数位，低电平有效期间输出位。二选一电路的优点在于一个clk_f周期可输出两位数字信号；这样用4个clk_f时钟周期就可以实现8bit并行数据串行输出。

本发明的实施例的电路中，能够同时实现异步时钟同步和并串转换，并且电路结构简单。

以上通过具体的实施例对本发明进行了说明，但本发明并不限于这些具体的实施例。本领域技术人员应该明白，还可以对本发明做各种修改、等同替换、变化等等，这些变换只要未背离本发明的精神，都应在本发明的保护范围之内。此外，以上多处所述的“一个实施例”表示不同的实施例，当然也可以将其全部或部分结合在一个实施例中。

Claims (5)

1.一种异步时钟并串转换半周期输出电路，其特征在于，包括：

同步分频时钟产生电路（10），所述同步分频时钟产生电路（10）基于高频时钟信号（clk_f）产生第一分频时钟信号（clk1）、第二分频时钟信号（clk2）、第三分频时钟信号（clk3）和第四分频时钟信号（clk4）；

数据同步电路（20），所述数据同步电路（20）连接到所述同步分频时钟产生电路（10），所述数据同步电路（20）接收输入数据（D<7:0>）并根据所述第一分频时钟信号（clk1）将所述输入数据（D<7:0>）与所述高频时钟信号（clk_f）同步；

控制信号产生电路（40），所述控制信号产生电路（40）连接到所述同步分频时钟产生电路（10），并根据所述第一分频时钟信号（clk1）、第二分频时钟信号（clk2）、第三分频时钟信号（clk3）和第四分频时钟信号（clk4）产生控制信号（sel<3:0>）；

并串转换输出电路（30），所述并串转换输出电路（30）连接到所述数据同步电路（20）和所述控制信号产生电路（40），并根据所述控制信号（sel<3:0>）将所述输入数据串行输出。

2.如权利要求1所述的电路，其特征在于：所述同步分频时钟产生电路包括第一D触发器（101）和第二D触发器（102），其中：

所述第一D触发器（101）的时钟输入端连接到所述高频时钟信号（clk_f），所述第一D触发器（101）的正相输出端输出所述第四分频时钟信号（clk4）并列连接到所述第二D触发器（102）的数据输入端，所述第一D触发器（101）的反相输出端输出所述第二分频时钟信号（clk2）；

所述第二D触发器（102）的时钟输入端连接到所述高频时钟信号（clk_f），所述第二D触发器（102）的正相输出端输出所述第一分频时钟信号（clk1），所述第二D触发器（102）的反相输出端输出所述第三分频时钟信号（clk3）并连接到所述第一D触发器（101）的数据输入端。

3.如权利要求1或者2所述的电路，其特征在于：所述数据同步电路（20）包括第一D触发器组（201）和第二D触发器组（202），其中：

所述第一D触发器组（201）的时钟输入端连接到低频时钟信号的反相信号（clk0B），所述第一D触发器组（201）的数据输入端连接到所述输入数据（D<7:0>），所述第一D触发器组（201）的正相输出端连接到所述第二D触发器组（202）的数据输入端；

所述第二D触发器组（202）的时钟输入端连接到所述第一分频时钟信号（clk1），所述第二D触发器组（202）的正相输出端为所述数据同步电路（20）的数据输出端并输出同步数据（dataout<7:0>）。

4.如权利要求1至3中任意一项所述的电路，其特征在于：所述控制信号产生电路（40）包括第一与非门（400）、第二与非门（403）、第三与非门（405）、第四与非门（409）、第一非门（401）、第二非门（404）、第三非门（406）和第四非门（410），其中：

所述第一与非门（400）的两个输入端分别连接到所述第一分频时钟信号（clk1）和所述第四分频时钟信号（clk4），所述第一与非门（400）的输出端输出第三控制信号的反相信号（selB<3>）并连接到所述第一非门（401）的输入端，所述第一非门（401）的输出端输出第三控制信号（sel<3>）；

所述第二与非门（403）的两个输入端分别连接到所述第一分频时钟信号（clk1）和所述第二分频时钟信号（clk2），所述第二与非门（403）的输出端输出第二控制信号的反相信号（selB<2>）并连接到所述第二非门（404）的输入端，所述第二非门（404）的输出端输出第二控制信号（sel<2>）；

所述第三与非门（405）的两个输入端分别连接到所述第三分频时钟信号（clk3）和所述第二分频时钟信号（clk2），所述第三与非门（405）的输出端输出第一控制信号的反相信号（selB<1>）并连接到所述第三非门（406）的输入端，所述第三非门（406）的输出端输出第一控制信号（sel<1>）；

所述第四与非门（409）的两个输入端分别连接到所述第三分频时钟信号（clk3）和所述第四分频时钟信号（clk4），所述第四与非门（409）的输出端输出第零控制信号的反相信号（selB<0>）并连接到所述第四非门（410）的输入端，所述第四非门（410）的输出端输出第零控制信号（sel<0>）。

5.如权利要求3所述的电路，其特征在于：所述并串转换输出电路（30）包括第一传输门组（300）、第二传输门组（301）、第三D触发器（302）、第四D触发器（303）、第五D触发器（304）和多路选择器电路（305），其中：

所述第一传输门组（300）的输入端连接到所述同步数据（dataout<7:0>）中的奇数位，所述第一传输门组（300）的输出端连接到所述第三D触发器（302）的数据输入端，所述第一传输门组（300）的第一控制端连接到所述控制信号（sel<3:0>），所述第一传输门组（300）的第二控制端连接到所述控制信号的反相信号（selB<3:0>）；

所述第三D触发器（302）的时钟输入端连接到所述高频时钟信号的反相信号（clk_fB），所述第三D触发器（302）的正相输出端连接到所述多路选择器电路（305）的第一输入端；

所述第二传输门组（301）的输入端连接到所述同步数据（dataout<7:0>）中的第零位和偶数位，所述第二传输门组（301）的输出端连接到所述第四D触发器（303）的数据输入端，所述第二传输门组（301）的第一控制端连接到所述控制信号（sel<3:0>），所述第二传输门组（301）的第二控制端连接到所述控制信号的反相信号（selB<3:0>）；

所述第四D触发器（303）的时钟输入端连接到所述高频时钟信号的反相信号（clk_fB），所述第四D触发器（303）的正相输出端连接到所述第五D触发器（304）的数据输入端；

所述第五D触发器（304）的时钟输入端连接到所述高频时钟信号（clk_f），所述第五D触发器（304）的正相输出端连接到所述多路选择器电路（305）的第二输入端；

所述多路选择器电路（305）的第一控制端连接到所述高频时钟信号（clk_f），所述多路选择器电路（305）的第二控制端连接到所述高频时钟信号的反相信号（clk_fB）。