CN104241358A - 射频ldmos器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种射频LDMOS器件，在漂移区中包括和漂移区掺杂类型相反的埋层，埋层被漂移区和漏区包围，埋层和沟道区相隔离一段距离，埋层和漂移区的掺杂浓度满足在漏区加工作电压时埋层和漂移区完全耗尽；在满足漏区加工作电压时埋层和漂移区完全耗尽条件下，漂移区的掺杂浓度越高，射频LDMOS器件的源漏导通电阻越小；在漏区加工作电压时埋层和漂移区形成的完全耗尽区域越大，射频LDMOS器件的源漏寄生电容越小。本发明还公开了一种射频LDMOS器件的制造方法。本发明能同时降低器件的源漏导通电阻和源漏寄生电容，提高器件的性能。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种射频LDMOS器件；本发明还涉及一种射频LDMOS器件的制造方法。
背景技术
射频横向场效应晶体管（RF LDMOS）是应用于射频基站和广播站的常用器件。高击穿电压、低源漏导通电阻（RDSON）和低源漏寄生电容（Coss）是RF LDMOS所必须具备的器件特性。为了最大可能地减小源区和沟道、衬底之间的寄生电容，通常采用重掺杂的衬底材料加轻掺杂的外延层，并利用钨深接触孔连接源区、沟道、外延层和衬底。如图1所示，是现有射频LDMOS器件的结构示意图，以N型器件为例，现有射频LDMOS器件包括：P型重掺杂即P+掺杂的硅衬底101，硅衬底101的掺杂浓度大于1e20cm-3；P型轻掺杂的硅外延层102，硅外延层102的掺杂浓度和厚度取决于器件的漏端工作电压，漏端工作电压越高，硅外延层102掺杂越低、厚度越厚；N型漂移区103，形成于硅外延层102中；P型掺杂的沟道区104，沟道区104和漂移区103在横向上相邻接；栅介质层107和多晶硅栅108；N型重掺杂即N+掺杂的源区105、漏区106；在源区105、漏区106和多晶硅栅108的表面形成有金属硅化物112；屏蔽介质层109和法拉第屏蔽层110，覆盖在多晶硅栅108的漏端的侧面和顶面上；深接触孔111，由填充于深槽中的金属如钨组成，深槽穿过源区105、沟道区104和硅外延层102并进入到硅衬底101中，深接触孔111将源区105、沟道区104、硅外延层102和硅衬底101电连接。
在超高频应用时，对射频LDMOS器件的RDSON和Coss的要求更高。要RDSON保持较低时，需要尽可能提高漂移区103的掺杂浓度，但这可能会造成漏区106端加高压时漂移区103不能全耗尽而引起击穿电压下降。另外制约Coss下降的主要因素是漂移区103到硅衬底101的结电容，如漂移区103浓度提高，也会增加该结电容，同样不利于Coss的下降。因此，RDSON和Coss两项参数相互制约，现有器件结构不能通过增加漂移区的浓度来使两者同时都降低，所以现有射频LDMOS的器件特性难以达到优异性能。
发明内容
本发明所要解决的技术问题是提供一种射频LDMOS器件，能同时降低器件的源漏导通电阻和源漏寄生电容，提高器件的性能。为此，本发明还提供一种射频LDMOS器件的制造方法。
为解决上述技术问题，本发明提供的射频LDMOS器件包括：
第一导电类型重掺杂的硅衬底。
第一导电类型掺杂的硅外延层，该硅外延层形成于所述硅衬底表面上。
漂移区，由形成于所述硅外延层的选定区域中的第二导电类型离子注入区组成，所述漂移区的顶部表面和所述硅外延层的顶部表面相平、所述漂移区的深度小于所述硅外延层的厚度。
沟道区，由形成于所述硅外延层的选定区域中的第一导电类型离子注入区组成，所述沟道区和所述漂移区在横向上相邻接，所述沟道区的顶部表面和所述硅外延层的顶部表面相平、所述沟道区的深度小于等于所述漂移区的深度。
多晶硅栅，形成于所述沟道区上方，所述多晶硅栅和所述硅外延层间隔离有栅介质层，所述多晶硅栅覆盖部分所述沟道区并延伸到所述漂移区上方，被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道。
源区，由形成于所述沟道区中的第二导电类型重掺杂区组成，所述源区和所述多晶硅栅的第一侧自对准。
漏区，由形成于所述漂移区中的第二导电类型重掺杂区组成，所述漏区和所述多晶硅栅的第二侧相隔一横向距离。
法拉第屏蔽层，覆盖在所述多晶硅栅的第二侧的侧面和顶面上、且所述法拉第屏蔽层和所述多晶硅栅之间隔离有屏蔽介质层。
深接触孔，由填充于深槽中的金属组成，所述深槽穿过所述源区、所述沟道区和所述硅外延层并进入到所述硅衬底中，所述深接触孔将所述源区、所述沟道区、所述硅外延层和所述硅衬底电连接。
第一导电类型掺杂的埋层，所述埋层位于所述漂移区中并被所述漂移区和所述漏区包围，所述埋层和所述沟道区相隔离一段距离，所述埋层和所述漂移区的掺杂浓度满足在所述漏区加工作电压时所述埋层和所述漂移区完全耗尽；在满足所述漏区加工作电压时所述埋层和所述漂移区完全耗尽条件下，所述漂移区的掺杂浓度越高，射频LDMOS器件的源漏导通电阻越小；在所述漏区加工作电压时所述埋层和所述漂移区形成的完全耗尽区域越大，所述射频LDMOS器件的源漏寄生电容越小。
进一步的改进是，所述埋层和所述漏区相接触；或者所述埋层和所述漏区不相接触。
进一步的改进是，所述埋层的深度为所述漂移区的结深的三分之一到二分之一之间。
进一步的改进是，所述漂移区的第二导电类型离子注入区由一次第二导电类型离子注入加炉管退火推进后形成；或者所述漂移区的第二导电类型离子注入区由多次注入深度不同的离子注入区连接形成；所述埋层由第一导电类型离子注入区组成。
进一步的改进是，所述射频LDMOS器件为N型器件，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述射频LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型。
为解决上述技术问题，本发明提供的射频LDMOS器件的制造方法包括如下步骤：
步骤一、在第一导电类型重掺杂的硅衬底表面上外延生长形成第一导电类型掺杂的硅外延层。
步骤二、采用第二导电类型离子注入工艺在所述硅外延层的选定区域中形成漂移区，形成所述漂移区的选定区域由光刻工艺定义，所述漂移区的顶部表面和所述硅外延层的顶部表面相平、所述漂移区的深度小于所述硅外延层的厚度。
步骤三、采用第一导电类型离子注入工艺在所述漂移区中形成第一导电类型掺杂的埋层，所述埋层被所述漂移区和后续形成的漏区包围，所述埋层和后续形成的沟道区相隔离一段距离，所述埋层和所述漂移区的掺杂浓度满足在所述漏区加工作电压时所述埋层和所述漂移区完全耗尽；在满足所述漏区加工作电压时所述埋层和所述漂移区完全耗尽条件下，所述漂移区的掺杂浓度越高，射频LDMOS器件的源漏导通电阻越小；在所述漏区加工作电压时所述埋层和所述漂移区形成的完全耗尽区域越大，所述射频LDMOS器件的源漏寄生电容越小。
步骤四、在形成有所述埋层的所述硅外延层表面生长栅介质层。
步骤五、在所述栅介质层表面淀积多晶硅。
步骤六、采用光刻刻蚀工艺对所述多晶硅进行刻蚀形成多晶硅栅，所述多晶硅栅作为所述射频LDMOS器件的栅极；所述多晶硅栅的第二侧延伸到所述漂移区上方。
步骤七、在所述硅外延层的选定区域中的进行第一导电类型离子注入形成所述沟道区，形成所述沟道区的选定区域由光刻工艺定义、且所述沟道区的选定区域和所述多晶硅栅的第一侧自对准，退火推阱后所述沟道区和所述漂移区在横向上相邻接，所述沟道区的顶部表面和所述硅外延层的顶部表面相平、所述沟道区的深度小于等于所述漂移区的深度；被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道。
步骤八、在形成所述沟道区后的所述硅衬底正面淀积屏蔽介质层，所述屏蔽介质层覆盖所述多晶硅栅的顶面和侧面表面以及所述多晶硅栅外的所述硅外延层表面。
步骤九、在所述屏蔽介质层表面淀积法拉第屏蔽层。
步骤十、采用干法刻蚀工艺对所述法拉第屏蔽层进行刻蚀，刻蚀后所述法拉第屏蔽层覆盖在所述多晶硅栅的第二侧的侧面和顶面上。
步骤十一、进行第二导电类型重掺杂离子注入形成源区和漏区，所述源区和所述多晶硅栅的第一侧自对准；所述漏区和所述多晶硅栅的第二侧相隔一横向距离。
步骤十二、淀积金属硅化物并退火合金化，所述金属硅化物形成于所述源区、所述漏区和未被所述法拉第屏蔽层覆盖的所述多晶硅栅表面。
步骤十三、进行深槽刻蚀，所述深槽穿过所述源区、所述沟道区和所述硅外延层并进入到所述硅衬底中；在所述深槽中填充金属形成所述深接触孔，所述深接触孔将所述源区、所述沟道区、所述硅外延层和所述硅衬底电连接。
进一步的改进是，所述埋层和所述漏区相接触；或者所述埋层和所述漏区不相接触。
进一步的改进是，所述埋层的深度为所述漂移区的结深的三分之一到二分之一之间。
进一步的改进是，步骤二中所述漂移区的第二导电类型离子注入工艺为一次离子注入，该一次离子注入加上炉管退火推进形成所述漂移区；或者所述漂移区的第二导电类型离子注入工艺为多次注入能量不同的离子注入，多次离子注入形成的深度不同的离子注入区直接连接形成所述漂移区、或者多次离子注入形成的深度不同的离子注入区炉管退火推进后形成所述漂移区。
进一步的改进是，所述射频LDMOS器件为N型器件，所述第一导电类型为P型，所述第二导电类型为N型，所述漂移区的N型离子注入工艺条件为：注入杂质为磷，注入能量范围为20KeV至500KeV；或者，所述射频LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型，所述漂移区的P型离子注入工艺条件为：注入杂质为硼，注入能量范围为10KeV至300KeV。
本发明通过在漂移区中形成一个被漂移区完全包围、且掺杂类型和漂移区相反的埋层，埋层的设置有助于提高漂移区的耗尽，从而能够实现在保证埋层和漂移区完全耗尽的条件下能够尽量提高漂移区的掺杂浓度，从而漂移区的掺杂浓度的提高能够降低器件的源漏导通电阻。埋层提高漂移区的耗尽后能够使得埋层和漂移区形成的完全耗尽区域为最大，漂移区的完全耗尽能够使得器件的源漏寄生电容取最小值，且通过扩大完全耗尽区范围能够进一步降低源漏寄生电容，所以本发明能够实现源漏寄生电容的降低。本发明能够同时实现降低源漏导通电阻和源漏寄生电容，相对于现有器件结构，本发明能够大大优化器件的性能。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有射频LDMOS器件的结构示意图；
图2是本发明实施例射频LDMOS器件的结构示意图；
图3A-图3K是本发明实施例一方法各步骤中射频LDMOS器件的结构示意图。
具体实施方式
如图2所示，是本发明实施例一射频LDMOS器件的结构示意图；本发明实施例一射频LDMOS器件包括：
第一导电类型重掺杂的硅衬底1。硅衬底1的掺杂浓度大于1e20cm-3。
第一导电类型掺杂的硅外延层2，该硅外延层2形成于所述硅衬底1表面上。所述硅外延层2的掺杂浓度和厚度取决于器件的漏端工作电压，漏端工作电压越高，硅外延层2掺杂越低、厚度越厚；较佳为，硅外延层2的掺杂浓度范围5×1014cm-3至2×1015cm-3。
漂移区3，由形成于所述硅外延层2的选定区域中的第二导电类型离子注入区组成，所述漂移区3的顶部表面和所述硅外延层2的顶部表面相平、所述漂移区3的深度小于所述硅外延层2的厚度。所述漂移区3的第二导电类型离子注入区由一次第二导电类型离子注入加炉管退火推进后形成；或者所述漂移区3的第二导电类型离子注入区由多次注入深度不同的离子注入区连接形成。
沟道区7，由形成于所述硅外延层2的选定区域中的第一导电类型离子注入区组成，所述沟道区7和所述漂移区3在横向上相邻接，所述沟道区7的顶部表面和所述硅外延层2的顶部表面相平、所述沟道区7的深度小于等于所述漂移区3的深度。
多晶硅栅6，形成于所述沟道区7上方，所述多晶硅栅6和所述硅外延层2间隔离有栅介质层5。较佳为，栅介质层5的材料为氧化硅。所述多晶硅栅6覆盖部分所述沟道区7并延伸到所述漂移区3上方，被所述多晶硅栅6覆盖的所述沟道区7表面用于形成沟道。
源区9，由形成于所述沟道区7中的第二导电类型重掺杂区组成，所述源区9和所述多晶硅栅6的第一侧自对准。
漏区8，由形成于所述漂移区3中的第二导电类型重掺杂区组成，所述漏区8和所述多晶硅栅6的第二侧相隔一横向距离。
法拉第屏蔽层11，覆盖在所述多晶硅栅6的第二侧的侧面和顶面上、且所述法拉第屏蔽层11和所述多晶硅栅6之间隔离有屏蔽介质层10。较佳为，屏蔽介质层10的材料为氧化硅。
在所述源区9、所述漏区8和未被所述法拉第屏蔽层11覆盖的所述多晶硅栅6的正面表面都形成有金属硅化物12。
深接触孔13，由填充于深槽中的金属组成，所述深槽穿过所述源区9、所述沟道区7和所述硅外延层2并进入到所述硅衬底1中，所述深接触孔13将所述源区9、所述沟道区7、所述硅外延层2和所述硅衬底1电连接。较佳为，深接触孔13由填充于深槽中的金属钨组成。
第一导电类型掺杂的埋层4，所述埋层4位于所述漂移区3中并被所述漂移区3和所述漏区8包围，所述埋层4和所述沟道区7相隔离一段距离，所述埋层4和所述漂移区3的掺杂浓度满足在所述漏区8加工作电压时所述埋层4和所述漂移区3完全耗尽，所述漏区8的工作电压通过形成于所述漏区8上的漏极加入。在满足所述漏区8加工作电压时所述埋层4和所述漂移区3完全耗尽条件下，所述漂移区3的掺杂浓度越高，射频LDMOS器件的源漏导通电阻越小；在所述漏区8加工作电压时所述埋层4和所述漂移区3形成的完全耗尽区域越大，所述射频LDMOS器件的源漏寄生电容越小。
所述埋层4和所述漏区8相接触，这时所述埋层4和所述漏区8存在交叠区域，该交叠区域中的所述埋层4的杂质全部被所述漏区8补偿，最后所述交叠区域的掺杂类型和所述漏区8相同即所述交叠区域的掺杂类型为第二导电类型。在其它实施例中，也能为所述埋层和所述漏区不相接触。
所述埋层4由第一导电类型离子注入区组成，所述埋层4的深度为所述漂移区3的结深的三分之一到二分之一之间。
本发明实施例一射频LDMOS器件的结构即适用于N型器件，也适用于P型器件。当本发明实施例一射频LDMOS器件为N型器件时，所述第一导电类型为P型，所述第二导电类型为N型；或者，当本发明实施例一射频LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型。
本发明实施例中，通过在漂移区3中植入埋层4，埋层4的导电类型与漂移区3相反，埋层4位于漂移区3体内，四周被漂移区3包围，当漏端加高压时，全部漂移区3耗尽，中间的埋层4也同时耗尽，埋层4帮助其周围漂移区3耗尽，因此漂移区3的掺杂浓度在保证全耗尽下还可以提高，以降低导通电阻。通过TCAD模拟发现，植入埋层4，可以使得RDSON和Coss分别下降20%，效果明显。
如图3A至图3K所示，是本发明实施例一方法各步骤中射频LDMOS器件的结构示意图。为解决上述技术问题，本发明实施例一射频LDMOS器件的制造方法包括如下步骤：
步骤一、如图3A所示，在第一导电类型重掺杂的硅衬底1表面上外延生长形成第一导电类型掺杂的硅外延层2。所述硅衬底1的掺杂浓度大于1e20cm-3。所述硅外延层2的掺杂浓度和厚度取决于器件的漏端工作电压，漏端工作电压越高，硅外延层2掺杂越低、厚度越厚。较佳为，硅外延层2的掺杂浓度范围5×1014cm-3至2×1015cm-3。
步骤二、如图3B所示，采用第二导电类型离子注入工艺在所述硅外延层2的选定区域中形成漂移区3，形成所述漂移区3的选定区域由光刻工艺定义，所述漂移区3的顶部表面和所述硅外延层2的顶部表面相平、所述漂移区3的深度小于所述硅外延层2的厚度。
所述漂移区3的第二导电类型离子注入工艺为一次离子注入，该一次离子注入加上炉管退火推进形成所述漂移区3。或者，所述漂移区3的第二导电类型离子注入工艺为多次注入能量不同的离子注入，多次离子注入形成的深度不同的离子注入区直接连接形成所述漂移区3、或者多次离子注入形成的深度不同的离子注入区炉管退火推进后形成所述漂移区3。
步骤三、如图3C所示，采用第一导电类型离子注入工艺在所述漂移区3中形成第一导电类型掺杂的埋层4，所述埋层4被所述漂移区3和后续形成的漏区8包围，所述埋层4和后续形成的沟道区7相隔离一段距离。所述埋层4和所述漂移区3的掺杂浓度满足在所述漏区8加工作电压时所述埋层4和所述漂移区3完全耗尽，所述漏区8的工作电压通过形成于所述漏区8上的漏极加入。在满足所述漏区8加工作电压时所述埋层4和所述漂移区3完全耗尽条件下，所述漂移区3的掺杂浓度越高，射频LDMOS器件的源漏导通电阻越小；在所述漏区8加工作电压时所述埋层4和所述漂移区3形成的完全耗尽区域越大，所述射频LDMOS器件的源漏寄生电容越小。
所述埋层4的深度为所述漂移区3的结深的三分之一到二分之一之间。
步骤四、如图3D所示，在形成有所述埋层4的所述硅外延层2表面生长栅介质层5。较佳为栅介质层5的材料为氧化硅，采用热氧化工艺形成。
步骤五、如图3E所示，在所述栅介质层5表面淀积多晶硅6。所述多晶硅6为第二导电类型重掺杂，所述多晶硅6的掺杂能通过淀积时的在位掺杂、或者通过在所述多晶硅6淀积完成后进行全面离子注入掺杂。
步骤六、如图3F所示，采用光刻刻蚀工艺对所述多晶硅6进行刻蚀形成多晶硅栅6，所述多晶硅栅6作为所述射频LDMOS器件的栅极；所述多晶硅栅6的第二侧延伸到所述漂移区3上方。
步骤七、如图3G所示，在所述硅外延层2的选定区域中的进行第一导电类型离子注入形成所述沟道区7，形成所述沟道区7的选定区域由光刻工艺形成的光刻胶图形7a定义、且所述沟道区7的选定区域和所述多晶硅栅6的第一侧自对准，退火推阱后所述沟道区7和所述漂移区3在横向上相邻接，所述沟道区7的顶部表面和所述硅外延层2的顶部表面相平、所述沟道区7的深度小于等于所述漂移区3的深度；被所述多晶硅栅6覆盖的所述沟道区7表面用于形成沟道。
步骤八、如图3I所示，在形成所述沟道区7后的所述硅衬底1正面淀积屏蔽介质层10，所述屏蔽介质层10覆盖所述多晶硅栅6的顶面和侧面表面以及所述多晶硅栅6外的所述硅外延层2表面。
可以选择，后续步骤十一中的形成源区9和漏区8的步骤可以放在所述屏蔽介质层10淀积工艺之前形成。如图3H所示，进行第二导电类型重掺杂离子注入形成源区9和漏区8，所述源区9和所述多晶硅栅6的第一侧自对准；所述漏区8和所述多晶硅栅6的第二侧相隔一横向距离。
步骤九、如图3J所示，在所述屏蔽介质层10表面淀积法拉第屏蔽层11。
步骤十、如图3J所示，采用干法刻蚀工艺对所述法拉第屏蔽层11进行刻蚀，刻蚀后所述法拉第屏蔽层11覆盖在所述多晶硅栅6的第二侧的侧面和顶面上。
步骤十一、在步骤八中未进行源区9和漏区8的离子注入时，此时可完成源区9和漏区8的离子注入：如图3K所示，进行第二导电类型重掺杂离子注入形成源区9和漏区8，所述源区9和所述多晶硅栅6的第一侧自对准；所述漏区8和所述多晶硅栅6的第二侧相隔一横向距离。
本发明实施例中所述埋层4和所述漏区8相接触，这时所述埋层4和所述漏区8存在交叠区域，该交叠区域中的所述埋层4的杂质全部被所述漏区8补偿，最后所述交叠区域的掺杂类型和所述漏区8相同即所述交叠区域的掺杂类型为第二导电类型。在其它实施例中，也能为所述埋层和所述漏区不相接触。
步骤十二、如图3K所示，淀积金属硅化物12并退火合金化，所述金属硅化物12形成于所述源区9、所述漏区8和未被所述法拉第屏蔽层11覆盖的所述多晶硅栅6表面。
步骤十三、如图2所示，进行深槽刻蚀，所述深槽穿过所述源区9、所述沟道区7和所述硅外延层2并进入到所述硅衬底1中；在所述深槽中填充金属形成所述深接触孔13，所述深接触孔13将所述源区9、所述沟道区7、所述硅外延层2和所述硅衬底1电连接。
之后可以进行后续的常规后道工序。
本发明实施例一方法中，所述射频LDMOS器件能为N型器件或P型器件，当本发明实施例一方法形成的射频LDMOS器件为N型器件时，所述第一导电类型为P型，所述第二导电类型为N型；此时步骤二中所述漂移区的N型离子注入工艺条件为：注入杂质为磷，注入能量范围为20KeV至500KeV；采用所述炉管退火时，所述炉管退火温度范围为800℃至1200℃。
当本发明实施例一方法形成的射频LDMOS器件为P型器件时，所述第一导电类型为N型，所述第二导电类型为P型；此时步骤二中所述漂移区的P型离子注入工艺条件为：所述漂移区的P型离子注入工艺条件为：注入杂质为硼，注入能量范围为10KeV至300KeV；采用所述炉管退火时，所述炉管退火温度范围为800℃至1200℃。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (10)
1.一种射频LDMOS器件，其特征在于，包括：
第一导电类型重掺杂的硅衬底；
第一导电类型掺杂的硅外延层，该硅外延层形成于所述硅衬底表面上；
漂移区，由形成于所述硅外延层的选定区域中的第二导电类型离子注入区组成，所述漂移区的顶部表面和所述硅外延层的顶部表面相平、所述漂移区的深度小于所述硅外延层的厚度；
沟道区，由形成于所述硅外延层的选定区域中的第一导电类型离子注入区组成，所述沟道区和所述漂移区在横向上相邻接，所述沟道区的顶部表面和所述硅外延层的顶部表面相平、所述沟道区的深度小于等于所述漂移区的深度；
多晶硅栅，形成于所述沟道区上方，所述多晶硅栅和所述硅外延层间隔离有栅介质层，所述多晶硅栅覆盖部分所述沟道区并延伸到所述漂移区上方，被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道；
源区，由形成于所述沟道区中的第二导电类型重掺杂区组成，所述源区和所述多晶硅栅的第一侧自对准；
漏区，由形成于所述漂移区中的第二导电类型重掺杂区组成，所述漏区和所述多晶硅栅的第二侧相隔一横向距离；
法拉第屏蔽层，覆盖在所述多晶硅栅的第二侧的侧面和顶面上、且所述法拉第屏蔽层和所述多晶硅栅之间隔离有屏蔽介质层；
深接触孔，由填充于深槽中的金属组成，所述深槽穿过所述源区、所述沟道区和所述硅外延层并进入到所述硅衬底中，所述深接触孔将所述源区、所述沟道区、所述硅外延层和所述硅衬底电连接；
第一导电类型掺杂的埋层，所述埋层位于所述漂移区中并被所述漂移区和所述漏区包围，所述埋层和所述沟道区相隔离一段距离，所述埋层和所述漂移区的掺杂浓度满足在所述漏区加工作电压时所述埋层和所述漂移区完全耗尽；在满足所述漏区加工作电压时所述埋层和所述漂移区完全耗尽条件下，所述漂移区的掺杂浓度越高，射频LDMOS器件的源漏导通电阻越小；在所述漏区加工作电压时所述埋层和所述漂移区形成的完全耗尽区域越大，所述射频LDMOS器件的源漏寄生电容越小。
2.如权利要求1所述射频LDMOS器件，其特征在于：所述埋层和所述漏区相接触；或者所述埋层和所述漏区不相接触。
3.如权利要求1所述射频LDMOS器件，其特征在于：所述埋层的深度为所述漂移区的结深的三分之一到二分之一之间。
4.如权利要求1或3所述射频LDMOS器件，其特征在于：所述漂移区的第二导电类型离子注入区由一次第二导电类型离子注入加炉管退火推进后形成；或者所述漂移区的第二导电类型离子注入区由多次注入深度不同的离子注入区连接形成；所述埋层由第一导电类型离子注入区组成。
5.如权利要求1所述射频LDMOS器件，其特征在于：所述射频LDMOS器件为N型器件，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述射频LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型。
6.一种射频LDMOS器件的制造方法，其特征在于，包括如下步骤：
步骤一、在第一导电类型重掺杂的硅衬底表面上外延生长形成第一导电类型掺杂的硅外延层；
步骤二、采用第二导电类型离子注入工艺在所述硅外延层的选定区域中形成漂移区，形成所述漂移区的选定区域由光刻工艺定义，所述漂移区的顶部表面和所述硅外延层的顶部表面相平、所述漂移区的深度小于所述硅外延层的厚度；
步骤三、采用第一导电类型离子注入工艺在所述漂移区中形成第一导电类型掺杂的埋层，所述埋层被所述漂移区和后续形成的漏区包围，所述埋层和后续形成的沟道区相隔离一段距离，所述埋层和所述漂移区的掺杂浓度满足在所述漏区加工作电压时所述埋层和所述漂移区完全耗尽；在满足所述漏区加工作电压时所述埋层和所述漂移区完全耗尽条件下，所述漂移区的掺杂浓度越高，射频LDMOS器件的源漏导通电阻越小；在所述漏区加工作电压时所述埋层和所述漂移区形成的完全耗尽区域越大，所述射频LDMOS器件的源漏寄生电容越小；
步骤四、在形成有所述埋层的所述硅外延层表面生长栅介质层；
步骤五、在所述栅介质层表面淀积多晶硅；
步骤六、采用光刻刻蚀工艺对所述多晶硅进行刻蚀形成多晶硅栅，所述多晶硅栅作为所述射频LDMOS器件的栅极；所述多晶硅栅的第二侧延伸到所述漂移区上方；
步骤七、在所述硅外延层的选定区域中的进行第一导电类型离子注入形成所述沟道区，形成所述沟道区的选定区域由光刻工艺定义、且所述沟道区的选定区域和所述多晶硅栅的第一侧自对准，退火推阱后所述沟道区和所述漂移区在横向上相邻接，所述沟道区的顶部表面和所述硅外延层的顶部表面相平、所述沟道区的深度小于等于所述漂移区的深度；被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道；
步骤八、在形成所述沟道区后的所述硅衬底正面淀积屏蔽介质层，所述屏蔽介质层覆盖所述多晶硅栅的顶面和侧面表面以及所述多晶硅栅外的所述硅外延层表面；
步骤九、在所述屏蔽介质层表面淀积法拉第屏蔽层；
步骤十、采用干法刻蚀工艺对所述法拉第屏蔽层进行刻蚀，刻蚀后所述法拉第屏蔽层覆盖在所述多晶硅栅的第二侧的侧面和顶面上；
步骤十一、进行第二导电类型重掺杂离子注入形成源区和漏区，所述源区和所述多晶硅栅的第一侧自对准；所述漏区和所述多晶硅栅的第二侧相隔一横向距离；
步骤十二、淀积金属硅化物并退火合金化，所述金属硅化物形成于所述源区、所述漏区和未被所述法拉第屏蔽层覆盖的所述多晶硅栅表面；
步骤十三、进行深槽刻蚀，所述深槽穿过所述源区、所述沟道区和所述硅外延层并进入到所述硅衬底中；在所述深槽中填充金属形成所述深接触孔，所述深接触孔将所述源区、所述沟道区、所述硅外延层和所述硅衬底电连接。
7.如权利要求6所述方法，其特征在于：所述埋层和所述漏区相接触；或者所述埋层和所述漏区不相接触。
8.如权利要求6所述方法，其特征在于：所述埋层的深度为所述漂移区的结深的三分之一到二分之一之间。
9.如权利要求6所述方法，其特征在于：步骤二中所述漂移区的第二导电类型离子注入工艺为一次离子注入，该一次离子注入加上炉管退火推进形成所述漂移区；或者所述漂移区的第二导电类型离子注入工艺为多次注入能量不同的离子注入，多次离子注入形成的深度不同的离子注入区直接连接形成所述漂移区、或者多次离子注入形成的深度不同的离子注入区炉管退火推进后形成所述漂移区。
10.如权利要求6或9所述方法，其特征在于：所述射频LDMOS器件为N型器件，所述第一导电类型为P型，所述第二导电类型为N型，所述漂移区的N型离子注入工艺条件为：注入杂质为磷，注入能量范围为20KeV至500KeV；或者，所述射频LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型，所述漂移区的P型离子注入工艺条件为：注入杂质为硼，注入能量范围为10KeV至300KeV。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104716187A (zh) * | 2015-02-15 | 2015-06-17 | 上海华虹宏力半导体制造有限公司 | 射频ldmos器件及工艺方法 |
| CN108242467A (zh) * | 2016-12-27 | 2018-07-03 | 无锡华润上华科技有限公司 | Ldmos器件及其制作方法 |
| CN109244140A (zh) * | 2018-09-29 | 2019-01-18 | 上海华虹宏力半导体制造有限公司 | Ldmos器件及其制造方法 |
| CN111063737A (zh) * | 2019-11-25 | 2020-04-24 | 上海华虹宏力半导体制造有限公司 | Ldmos器件及工艺方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030085448A1 (en) * | 2001-05-07 | 2003-05-08 | Institute Of Microelectronics | Stacked LDD high frequency LDMOSFET |
| US20060145249A1 (en) * | 2004-12-30 | 2006-07-06 | Dongbuanam Semiconductor Inc. | LDMOS transistor |
| US20110073942A1 (en) * | 2009-09-29 | 2011-03-31 | Power Integrations, Inc. | High-voltage transistor structure with reduced gate capacitance |
| CN102088031A (zh) * | 2009-12-03 | 2011-06-08 | 无锡华润上华半导体有限公司 | Nldmos器件及其制造方法 |
| CN103050536A (zh) * | 2012-12-04 | 2013-04-17 | 上海华虹Nec电子有限公司 | 一种射频ldmos器件及其制造方法 |
-
2013
- 2013-06-19 CN CN201310244707.2A patent/CN104241358B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030085448A1 (en) * | 2001-05-07 | 2003-05-08 | Institute Of Microelectronics | Stacked LDD high frequency LDMOSFET |
| US20060145249A1 (en) * | 2004-12-30 | 2006-07-06 | Dongbuanam Semiconductor Inc. | LDMOS transistor |
| US20110073942A1 (en) * | 2009-09-29 | 2011-03-31 | Power Integrations, Inc. | High-voltage transistor structure with reduced gate capacitance |
| CN102088031A (zh) * | 2009-12-03 | 2011-06-08 | 无锡华润上华半导体有限公司 | Nldmos器件及其制造方法 |
| CN103050536A (zh) * | 2012-12-04 | 2013-04-17 | 上海华虹Nec电子有限公司 | 一种射频ldmos器件及其制造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104716187A (zh) * | 2015-02-15 | 2015-06-17 | 上海华虹宏力半导体制造有限公司 | 射频ldmos器件及工艺方法 |
| CN104716187B (zh) * | 2015-02-15 | 2018-02-06 | 上海华虹宏力半导体制造有限公司 | 射频ldmos器件及工艺方法 |
| CN108242467A (zh) * | 2016-12-27 | 2018-07-03 | 无锡华润上华科技有限公司 | Ldmos器件及其制作方法 |
| CN109244140A (zh) * | 2018-09-29 | 2019-01-18 | 上海华虹宏力半导体制造有限公司 | Ldmos器件及其制造方法 |
| CN111063737A (zh) * | 2019-11-25 | 2020-04-24 | 上海华虹宏力半导体制造有限公司 | Ldmos器件及工艺方法 |
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