CN104205641A - 用于时钟转换器电路的*** - Google Patents

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Abstract

一种时钟转换器电路可接收第一电压域的输入时钟，并且可产生第二电压域的电平转换后的输出时钟。电路可包括交叉耦接的一对晶体管开关和一对电容器。每个开关的漏极可耦接至一个电容器，源极耦接至电路电源电压，而且栅极耦接至另一电容器。一个电容器可接收真实输入时钟版本，而另一电容器可接收互补版本。按照交替方式，每个电容器可激活相对的晶体管开关以便在其相应输入时钟的激活阶段期间对其电容器进行充电。电路可从连接在晶体管开关之一及其电容器之间的输出节点产生输出时钟。输出时钟可驱动直接连接至输出节点的负载。

Description

用于时钟转换器电路的***
背景技术
时钟转换器是将来自第一电压域的输入时钟信号电平转换至更高(或更低)的第二电压域的输出时钟信号的电子电路。已经采用一对交叉耦接的晶体管开关制成了时钟转换器，其中相应的一对耦合电容器连接在每个晶体管的源极和真实的或互补的输入时钟信号之间。转换器电路的输出节点连接至一串开关，其控制了产生第二电压域输出时钟的电路电压升高。
转让给作为本发明的受让人的Analog Devices公司的美国专利No.6118326中描述了传统时钟转换器电路。该时钟转换器电路接收高电流电源电压由此对输入时钟信号进行电平转换。高电流电源电压将转换器电路的输出节点的电压电平提高至电源电压电平以上以激活晶体管开关。该电路采用串行耦接的输出开关，从而将输出节点电压电平提升至大于电压电压，由此激活晶体管开关。
在本领域中，希望能够互补上述转换器电路以改进时钟转换性能。
附图说明
图1图示出根据本发明实施例的时钟转换器电路。
图2是对图1的时钟转换器电路的启动操作进行仿真的示图。
图3是对图1的时钟转换器电路的稳定稳态操作进行仿真的示图。
图4是对图1的时钟转换器电路的操作进行仿真的示图。
图5图示出根据本发明实施例的另一时钟转换器电路。
图6图示出根据本发明实施例的另一时钟转换器电路。
图7图示出根据本发明实施例的另一时钟转换器电路。
图8图示出用于本发明实施例的采样***。
具体实施方式
本发明实施例提供了一种时钟转换器电路，其可接收第一电压域的输入时钟信号并且可产生第二电压域的电平转换后的输出时钟信号。转换器电路可包括一对交叉耦接的晶体管开关和一对电容器。每个开关的漏极可耦接至一个电容器，源极耦接至电路电源电压。开关的栅极可耦接至另一电容器。一个电容器可接收真实输入时钟版本，而另一电容器可接收互补版本。按照交替方式，每个电容器可激活相对的晶体管开关以便在其相应输入时钟的激活阶段期间对其电容器进行充电。电路可从连接在晶体管开关之一及其电容器之间的输出节点产生第二域的输出时钟。输出时钟可驱动直接连接至输出节点的负载。
本实施例的时钟转换器电路可通过消除将晶体管栅极电压提升至高于电源电压电平来使得每个晶体管开关导通的需求而改进性能。这一改进可减小对转换器电路中的晶体管开关和电容器的尺寸要求并且降低转换器电路的功耗。电容器可具有相对于输入时钟的时钟周期的较长的充电时间常数，因此实现最小尺寸的晶体管开关。晶体管开关尺寸的减小可允许更小的电流电源电压(与前述转换器电路相比)，这将进一步降低本发明实施例的时钟转换器电路的功耗。晶体管开关和电容器的尺寸的减小还可减小时钟转换器电路的硅片面积。
通过从电路中去除串行耦接的输出开关，实现了根据本发明实施例的时钟转换器电路结构的其它改进。去除串行耦接的输出开关可使得通过时钟转换器电路的传播延迟最小化，其相对于输入时钟信号可改进输出时钟信号的相位对齐。而且，去除串行耦接的输出开关及其相关控制电路进一步降低了转换器电路的硅片面积。进而，进一步降低了本实施例的转换器电路的功耗。
图1图示出根据本发明实施例的时钟转换器电路100。如图1所示，时钟转换器电路100可包括一对交叉耦接的晶体管开关110.1，110.2、一对耦合电容器C1，C2以及一对级联反相器120.1，120.2。每个晶体管开关110.1，110.2可具有耦接至电源电压VHI的源极。输出时钟CLKOUT可直接来自节点N2，电容器C2在节点N2处被耦接至晶体管开关110.2的漏极。
在第一公共节点N1处，晶体管开关110.2的栅极可被耦接至晶体管开关110.1的漏极。第一耦合电容器C1可具有在第一公共节点N1处耦接至晶体管开关110.1的漏极的第一端以及耦接至第一反相器120.1的输出的第二端。第一反相器120.1可在其输入处接收第一域输入时钟信号CLKIN。第一反相器120.1可在输出处产生互补输入时钟版本，其被标记为“CLK#”。第一电容器C1的第二端还可耦接至第二反相器120.2的输入。
在第二公共节点N2处，晶体管开关110.1的栅极可被耦接至晶体管开关110.2的漏极。第二耦合电容器C2可具有在第二节点N2处耦接至晶体管开关110.2的漏极的第一端以及耦接至第二反相器120.2的输出的第二端。第二反相器120.2可在其输入处接收互补时钟CLK#，而且可可在输出处产生真实输入时钟版本，其被标记为“CLK”。第二节点N2可被称为转换器电路100的输出节点。负载电路(在此表示为“CLOAD”)可直接耦接至用于接收输出时钟CLKOUT的输出节点N2。
输入时钟CLKIN可以是在两个第一域电压电平(低电平和高电平)之间转换的二进制信号。电路可产生电平转换后的输出时钟CLKOUT，其在稳定状态下可在第二电压域中的低电平和高电平之间交替。电源电压VHI可确定输出CLKOUT的高电压电平。电源电压VHI可产生自在阻抗R1两端驱动的电压源极VREF。电路设计人员可通过改变VREF以设置输出时钟CLKOUT的高电压电平以适应各个应用要求来设计电源电压VHI。
在操作期间，每个开关晶体管110.1，110.2可基于输入时钟CLKIN的电压电平交替方式激活，并且将相应耦合电容器C1，C2朝着第一域高电压电平充电。第一域高电压电平可与每个反相器120.1，120.2的电源电压VINV相关。对耦合电容器C1，C2充电所需的时间可基于每个电容器的各自的尺寸、每个晶体管110.1，110.2的”导通”电阻、电阻R1和输入时钟信号CLKIN的周期。耦合电容器的充电时间常数可相对于输入时钟CLKIN的时钟周期较长。电路人员可根据转换器电路100的操作要求(即，期望的第二域电压电平和/或输入时钟CLKIN的时钟周期)来调节电容器尺寸。按照这样的方式，第一域高电压电平可被用于设置用于电平转换后的输出时钟CLKOUT的第二域低电压电平。因此，输出时钟CLKOUT可具有在针对高电压电平的大致VHI以及针对低电压电平的大致(VHI–VINV)之间交替的电压。
如所述，输出时钟CLKOUT可驱动容性负载CLOAD。容性负载CLOAD可包括输出时钟CLKOUT低电压电平上的衰减。CLKOUT低电压电平可由下面的式子表示：VHI–VINV*(C2/C2+CLOAD)。电路设计人员可基于将被驱动的负载的电容将调节电容器C2的尺寸以便为输出时钟信号CLKOUT设置期望的低电压电平。图1所示的电阻器R1图示出较高的阻抗源极接收电压VREF可在转换器电路100的较低的电流水平下被用来产生源极电势VHI。更高的阻抗参考电压可比具有低输出阻抗的基准消耗较少能量。
虽然图1所示的晶体管开关110.1，110.2被示出为PMOS晶体管开关，但是时钟转换器电路还可配置为NMOS晶体管开关。以NMOS晶体管开关配置的时钟转换器电路的输出时钟可电平转移至比第一域输入时钟更低的第二域电压电平(即，产生下移输出时钟)。
图2是仿真出图1的时钟转换器电路的启动操作的示图200。对于图2所示的仿真操作，电源电压VHI可被设置为2.5V，反相器电源电压VINV可被设置为1.25V。因此，输入时钟CLKIN可在大致0V-1.25V之间振荡。类似地，真实时钟版本CLK和互补版本时钟CLK#还可在大致0V-1.25V之间振荡。如所示，在0nS至大致0.2nS之间，真实时钟CLK可被设置在1.25V，这可开始将电容器C2充电至1.25V。输出时钟CLKOUT可在该期间处于0V。在0.2nS和0.4nS之间，真实时钟CLK可转换至0V，从而将输出时钟CLKOUT转换至-1.25V。时钟转换器电路可按照这样的方式操作，直到电容器C2两端的电压被充电至1.25V。
对C2充电所需的时间取决于电容器的尺寸、晶体管110.2的”导通”电阻、R1的电阻以及输入时钟CLKIN的周期。如所述，电容器C1，C2的充电时间常数可相对于输入时钟CLKIN的周期较大，这可实现尺寸最小的晶体管开关110.1，110.2，因此减小了转换器电路100的硅片面积。
在对电容器C2充电时，电路100可进入稳态操作。图3是仿真出图1的时钟转换器电路的稳态操作的示图300。在稳态操作期间，输出时钟CLKOUT可在大致1.25V-2.5V之间振荡。如所示，输出时钟CLKOUT可大致与总体输入时钟CLKIN相位对齐。
图4是仿真出图1的时钟转换器电路的操作的示图400。在图4的时间跨度中，输入时钟CLKIN和输出时钟CLKOUT的转换未单独示出。对于图4所示的仿真操作，输入时钟CLKIN可在0-1.25V之间振荡，同时输出时钟CLKOUT可在稳态操作期间在大致1.25V-2.5V之间交替。
如所示，时钟转换器电路的启动可发生在大致0-1.15μS之间，在这期间电容器C2可充电至大致1.25V。当电容器C2被充电(大致1.15μS之后)时，时钟转换器电路可进入稳态操作，而且输出时钟CLKOUT可在大致1.25V-2.5V之间振荡。图2-4所示的仿真的充电时间和电压出于示例目的而被提供，其并不将转换器电路100的应用限制至仿真中描述的时间和电压。
图5图示出根据本发明实施例的利用NMOS晶体管开关配置的时钟转换器电路500。如图5所示，转换器电路可包括一对交叉耦接的晶体管开关510.1，510.2、一对耦合电容器C1，C2、以及一对级联反相器520.1，520.2。每个晶体管开关510.1，510.2可具有耦接至电源电压VLO的源极。输出时钟CLKOUT可来自公共节点N2，电容器C2可在公共节点N2被耦接至晶体管开关510.2的漏极。
在第一公共节点N1处，晶体管开关510.2的栅极可被耦接至晶体管开关510.1的漏极。第一耦合电容器C1可具有在第一公共节点N1处耦接至晶体管开关510.1的漏极的第一端以及耦接至第一反相器520.1的输出的第二端。第一反相器520.1可在其输入处接收输入时钟CLKIN。第一反相器520.1可在其输出处产生互补输入时钟版本，其被标记为“CLK#”。第一电容器C1的第二端和第一反相器520.1的输出还可耦接至第二反相器520.2的输入。
在第二公共节点N2处，晶体管开关510.1的栅极可被耦接至晶体管开关510.2的漏极。第二耦合电容器C2可具有在第二节点N2处耦接至晶体管开关510.2漏极的第一端以及耦接至第二反相器520.2的输出的第二端。第二反相器520.2可在其输入处接收互补时钟CLK#，而且可在其输出处产生真实输入时钟版本，其被标记为“CLK”。第二节点N2可被称为转换器电路100的输出节点。在此被表示为“CLOAD”的负载电路可直接耦接至输出节点N2，用于接收输出时钟CLKOUT。
转换器电路500可以按照与图1的转换器电路100类似的方式操作，但是，基于针对反相器520.1，520.2的VINV的电源电压，输出时钟CLKOUT可相对于输入时钟CLKIN的电压电平向下转移。在实施例中，时钟转换器电路500可被高阻抗源极驱动，在此被表示为通过电阻器R1驱动以产生晶体管电源电压VLO的源极电势VREF。
通过去除时钟转换器电路内的一个反相器并且利用输入时钟CLKIN直接驱动输出节点电容器，输入时钟CLKIN和输出时钟CLKOUT之间的转换延迟可被最小化。图6图示出根据本发明实施例的单个反相器时钟转换器电路600。如图6所示，时钟转换器电路600可包括一对交叉耦接的晶体管开关610.1，610.2、一对耦合电容器C1，C2和反相器620。每个晶体管开关610.1，610.2可具有耦接至电源电压VHI的源极。输出时钟CLKOUT可来自公共节点N2，电容器C2可在公共节点N2被耦接至晶体管开关610.2的漏极。
在第一公共节点N1处，晶体管开关610.2的栅极可被耦接至晶体管开关610.1的漏极。第一耦合电容器C1可具有耦接至第一公共节点N1的第一端以及耦接至反相器620输出的第二端。在第二公共节点N2处，晶体管开关610.1的栅极可被耦接至晶体管开关610.2的漏极。第二耦合电容器C2可具有耦接至第二公共节点N2的第一端以及耦接至反相器620输入的第二端，其还可接收第一域输入时钟CLKIN。在一个实施例中，时钟转换器电路600可被高阻抗源极(在此被示出为通过电阻器R1驱动的源极电势VREF)驱动。反相器620可接收电源电压VINV。
时钟转换器电路600可按照与图1的电路100类似的方式进行操作。但是，通过将输入时钟CLKIN直接耦接至输出节点电容器C2，时钟转换器电路600可相对于图1的时钟转换器电路100使得输入时钟CLKIN和输出时钟CLKOUT之间的转换延迟最小化。
图7图示出根据本发明实施例的利用NMOS晶体管开关配置的单个反相器时钟转换器电路700。如图7所示，时钟转换器电路700可包括一对交叉耦接的晶体管开关710.1，710.2、一对耦合电容器C1，C2和反相器720。每个晶体管开关710.1，710.2可具有耦接至电源电压VLO的源极。输入时钟CLKIN可被耦接至反相器720的输入。输出时钟CLKOUT可来自公共节点N2，电容器C2可在公共节点N2被耦接至晶体管开关710.2的漏极。
在第一公共节点N1处，晶体管开关710.2可的栅极被耦接至晶体管开关710.1的漏极。第一耦合电容器C1可具有耦接至第一公共节点N1的第一端以及耦接至反相器720的输出的第二端。在第二公共节点N2处，晶体管开关710.1的栅极可被耦接至晶体管开关710.2的漏极。第二耦合电容器C2可具有耦接至第二公共节点N2的第一端以及耦接至反相器720输入的第二端。
时钟转换器电路700可按照与图6的时钟转换器电路600类似的方式进行操作(针对相反的电压极性)。第二域输出时钟CLKOUT可以是第一域输入时钟CLKIN的下移版本。在一个实施例中，时钟转换器电路700可被高阻抗源极驱动，在此被示出为通过电阻器R1驱动的源极电势VREF。
图8图示出用于本发明实施例的采样***800。采样***800可被实现为模数转换器(“ADC”)、数模转换器(“DAC”)、乘法DAC、采样保持***、或任意其它类似采样***。如图8(a)所示，采样***800可包括一串级联的缓冲器810.1-810.4、时钟转换器电路820和采样电路830。采样电路830可接收输入信号SIGIN并产生采样的输出信号SIGOUT。级联的缓冲器810.1-810.4可产生用于采样电路830的各种控制时钟。采样时钟SAMPLECLK可被输入至第一缓冲器810.1。采样时钟SAMPLECLK可通过缓冲器810.1和810.2而延迟。缓冲器810.2可产生控制时钟INPUTCLK。缓冲器810.3可产生控制时钟SHORTCLK。时钟转换器820可产生电平转换控制时钟CLAMPCLK。
图8(b)提供了采样电路830的框图。采样电路830可包括一组晶体管开关SW1-SW4、输入电容器C1和积分电容器CINT以及运算放大器(“op-amp”)840。第一开关SW1可由控制时钟INPUTCLK控制。第二开关SW2可由控制时钟SHORTCLK控制。第三开关SW3可由控制时钟SAMPLECLK控制。第四开关SW4可由控制时钟CLAMPCLK控制，其可以被时钟转换器820向下移动。
第一开关SW1的第一端可接收输入信号SIGIN，第二端可被耦接至电容器C1的一端。第一开关SW1的第二端可进一步耦接至第二开关SW2的第一端。第二开关SW2可具有接地GND的第二端。电容器C1的另一端可被耦接至第三开关SW3的第一输入端以及运算放大器840的输入。第三开关SW3的第二端可被耦接至接地GND。运算放大器840的输出可跨过积分电容器CINT被耦接至运算放大器输入。运算放大器840可产生输出信号SIGOUT。第四开关SW4可具有耦接至运算放大器840的输出的第一端以及接地GND的第二端。
在操作期间，控制时钟INPUTCLK和SAMPLECLK可基于输入信号SIGIN控制电容器C1至电压电平的充电。图8(c)是仿真出采样电路830的操作的示图。图8(c)图示出期间电容器C1被充电的“采样时间”。控制时钟INPUTCLK和SAMPLECLK可在0V-1.25V之间变化。在该时间期间，运算放大器840的输出可经由第四开关SW4连接至接地GND。在对输入信号SIGIN采样时，控制时钟SHORTCLK和CLAMPCLK可控制C1的电荷至运算放大器840的应用，其可产生输出信号SIGOUT。图8(c)图示出期间运算放大器840可产生输出信号SIGOUT的“增益时间”。
如所示，电平转换控制时钟CLAMPCLK可大致在0.6V-1.75V的范围内变化。控制时钟CLAMPCLK的增大的电压可降低第四开关SW4的“导通”电阻，因此降低开关的切换时间。降低的切换时间可使得采样电路830的边沿至边沿的定时最小化，这将最大化输入信号SIGIN的采样时间并且最大化运算放大器840的产生输出信号SIGOUT的增益时间。
在此具体图示并说明了本发明多个实施例。但是，应该理解的是上述指教覆盖了对本发明的修改和变形。在其它情况下，没有详细描述公知的操作、组件和电路，从而使得不会使得实施例不清晰。应该理解的是，此处公开的具体结构及功能细节可能是代表性的而且不一定会限制实施例的范围。
本领域技术人员根据前述说明可以理解的是，可以按照各种形式实现本发明，而且各实施例可单独或组合实现。因此，虽然已经结合具体示例描述了本发明实施例，但是本发明实施例和/或方法的真实范围并不限于此，因为本领域技术人员在学习了附图、说明书和所附权利要求之后容易想到其他修改。

Claims (28)

1.一种电平转换器电路，包括：
一对电容器，它们的第一端分别耦接至相反的时钟信号源；
一对交叉耦接的晶体管开关，每个晶体管开关在源极至漏极的路径上连接在电源电压与相应电容器的第二端之间并且在栅极处连接至另一电容器的第二端；以及
电平转换器电路的输出端直接来自电容器的第二端之一。
2.根据权利要求1所述的电路，进一步包括一对级联反相器，第一反相器的输出耦接至第一个电容器，第二反相器的输出耦接至第二个电容器，第一反相器将时钟输入耦接至电平转换器电路。
3.根据权利要求1所述的电路，进一步包括反相器，反相器的输入耦接至第一个电容器并且将时钟输入耦接至电平转换器电路，反相器的输出耦接至第二个电容器。
4.根据权利要求3所述的电路，其中进入电平转换器电路的时钟输入被耦接至电容器的第一端，电平转换器电路的输出端被耦接至电容器的第二端。
5.根据权利要求1所述的电路，其中根据用于电路的制造工艺使得晶体管开关的尺寸最小化。
6.根据权利要求1所述的电路，其中电容器的每个都具有大于时钟信号源的时钟周期的充电时间常数。
7.根据权利要求1所述的电路，其中晶体管开关是PMOS晶体管开关。
8.根据权利要求7所述的电路，其中每个晶体管开关在高于电源电压的晶体管阈值电压内变得导通。
9.根据权利要求1所述的电路，其中晶体管开关是NMOS晶体管开关。
10.根据权利要求9所述的电路，其中每个晶体管开关在低于电源电压的晶体管阈值电压内变得导通。
11.一种电平转换器电路，包括：
一对电容器，它们的第一端分别耦接至相反的时钟信号源；
一对交叉耦接的晶体管开关，每个晶体管开关在源极至漏极的路径上连接在电源电压与相应电容器的第二端之间并且在栅极处连接至另一电容器的第二端，每个晶体管开关在其栅极处的电压基于电源电压而克服晶体管阈值电压时变得导通；以及
电平转换器电路的输出端直接来自电容器的第二端之一。
12.根据权利要求11所述的电路，进一步包括一对级联反相器，第一反相器的输出耦接至第一个电容器，第二反相器的输出耦接至第二个电容器，第一反相器将时钟输入耦接至电平转换器电路。
13.根据权利要求11所述的电路，进一步包括反相器，反相器的输入耦接至第一个电容器并且将时钟输入耦接至电平转换器电路，反相器的输出耦接至第二个电容器。
14.根据权利要求11所述的电路，其中晶体管开关是PMOS晶体管开关。
15.根据权利要求11所述的电路，其中晶体管开关是NMOS晶体管开关。
16.根据权利要求11所述的电路，其中电容器的每个都具有大于时钟信号源的时钟周期的充电时间常数。
17.一种电平转换器电路，包括：
一对电容器；
一对交叉耦接的晶体管开关，每个晶体管开关在源极至漏极的路径上连接在电源电压与相应电容器的第一端之间并且在栅极处连接至另一电容器的第一端，每个晶体管开关在其栅极处的电压基于电源电压而克服晶体管阈值电压时变得导通；以及
电平转换器电路的输出端直接来自电容器的第一端之一；以及
反相器，反相器的输入耦接至第一个电容器的第二端并且将时钟输入耦接至电平转换器电路，反相器的输出耦接至第二个电容器的第二端。
18.根据权利要求17所述的电路，其中晶体管开关是PMOS晶体管开关。
19.根据权利要求17所述的电路，其中晶体管开关是NMOS晶体管开关。
20.根据权利要求17所述的电路，其中电容器的每个都具有大于时钟信号源的时钟周期的充电时间常数。
21.一种电平转换器电路，包括：
一对晶体管开关，每个晶体管开关的栅极耦接至相对晶体管的漏极，每个晶体管开关的源极耦接至电源电压，每个晶体管漏极耦接至相应电容器的第一端；
第一电容器，其具有接收输入时钟信号的互补版本的第二端；
第二电容器，其具有接收输入时钟信号的真实版本的第二端；以及
连接在晶体管开关之一及其相应电容器之间的输出节点，直接耦接至负载的输出节点。
22.根据权利要求21所述的电路，进一步包括第一反相器，其输出耦接至第一电容器的第二端而且其输入用于接收输入时钟信号。
23.根据权利要求22所述的电路，进一步包括第二反相器，其输出耦接至第二电容器的第二端而且其输入耦接至第一反相器的输出。
24.根据权利要求21所述的电路，其中电源电压由具有高输出阻抗的器件产生。
25.根据权利要求21所述的电路，其中晶体管开关是PMOS晶体管开关。
26.根据权利要求21所述的电路，其中晶体管开关是NMOS晶体管开关。
27.根据权利要求21所述的电路，其中根据用于电路的制造工艺使得晶体管开关的尺寸最小化。
28.根据权利要求21所述的电路，其中电容器的每个都具有大于时钟信号源的时钟周期的充电时间常数。
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