具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
如图3a所示为本发明实施例提供的一种反相电路结构图,包括:第一晶体管M1,第二晶体管M2,第三晶体管M3,第四晶体管M4和第一电容C1,以上所述晶体管全部为P型晶体管。
其中,所述第一晶体管M1的第一极与所述第一电容C1的第二端及所述第三晶体管M3的第三极相连并共同连接至信号输出端Vout,所述第一晶体管M1的第二极与所述第二晶体管M2的第二极相连,并共同连接至电平信号输入端Vin,所述第一晶体管M1的第三极与所述第二晶体管M2的第三极相连,并共同连接至第一电源输入端VDD;
所述第二晶体管M2的第一极与所述第三晶体管M3的第二极及所述第四晶体管M4的第三极相连,三者的交点为N1结点,并共同连接至所述第一电容C1的第一端,所述第二晶体管M2的第二极与所述第一晶体管M1的第二极相连,并共同连接至所述电平信号输入端Vin,所述第二晶体管M2的第三极与所述第一晶体管M1的第三极相连,并共同连接至第一电源输入端VDD;
所述第三晶体管M3的第一极与所述第四晶体管M4的第一极相连,并共同连接至第二电源输入端VSS,所述第三晶体管M3的第二极与所述第四晶 体管M4的第三极相连,并共同连接至所述第一电容C1的第一端,三者的交点为所述N1结点,所述第三晶体管M3的第三极与所述第一晶体管M1的第一极及所述第一电容C1的第二端相连,并共同连接至所述信号输出端Vout;
所述第四晶体管M4的第一极与所述第三晶体管M3的第一极相连,并共同连接至所述第二电源输入端VSS,所述第四晶体管M4的第二极与时钟信号输入端相连CLK,所述第四晶体管M4的第三极与所述第三晶体管M3的第二极相连,三者的交点为所述N1结点,并共同连接至所述第一电容C1的第一端。
如图3b所示为图3a所示反相电路的时序控制图,其中:
在第一时序T1阶段,所述电平信号输入端Vin输入低电位,时钟信号输入端CLK输入高电位,此时,所述上拉单元开启,所述下拉单元关闭,即第一晶体管M1和第二晶体管M2打开,第三晶体管M3和第四晶体管M4关闭。由于所述第一晶体管M1和所述第二晶体管M2打开,所述第一电源电压VDD的高电位信号被分别传输至所述N1结点和所述信号输出端Vout,此时M3管被完全关闭,输出端稳定输出高电平;
在第二时序T2阶段,电平信号输入端Vin输入高电位,时钟信号输入端CLK输入低电位,此时,所述上拉单元关闭,所述下拉单元打开,即第一晶体管M1和第二晶体管M2关闭,第三晶体管M3和第四晶体管M4打开。由于第四晶体管M4打开,所述第二电源输入端VSS输入的低电位从所述第四晶体管M4传输至所述N1结点,所述第三晶体管M3随之打开,直至N1点电位为VSS+Vth时,M4管关闭,由于所述第三晶体管的第一极连接所述第二电源输入端VSS,所述信号输出端Vout输出由高电位变为低电位。此时由于所述第一电容的耦合作用,所述第一电容C1的第一端,即所述N1结点的电位VSS被进一步拉低,此时第三晶体管M3将能够完整的打开,因此所述第二电源输入端VSS输入的低电位信号可以完整的输出至所述信号输出端Vout。
在第三时序T3阶段,即CLK和Vin均为高电位时,M1、M2、M4管全部关闭,此时由于电容C1的存在,N1节点一直保持上一时刻(第二时序T2阶段)很低的电位,因此M3管一直处于完全打开的状态,即输出端Vout能 够将低电位VSS一直传输出去;
在第四时序T4阶段,当CLK再次为低电位时,此时由于N1节点的电位很低,M4管与N1节点连接的一端变为漏端,因此在接下来很长的一端时间里,M4管均处于关闭状态,N1节点电位由于C1的作用而保持在很低的电位上,M3能够一直完全打开,最终在很长的时间里M3能够完整的将Vss传至信号输出端Vout。
在本实施例中,所述反相电路还可以包含一个第二电容C2,如图3c所示,所述第二电容C2的第一端与所述第一晶体管M1的第三极相连,并共同连接至所述第一电源输入端VDD,所述第二电容C2的第二端连接至所述信号输出端Vout,其驱动时序方式与原来相同,如图3b所示。增加所述第二电容C2的好处在于,可以在很长的时间里,保持Vout为低电位的稳定输出,而不受到其他因素的影响。
在本实施例中,所述反相电路还包括第五晶体管M5,如图3d所示,所述第五晶体管M5的第一极与所述第一晶体管M1的第二极及所述第二晶体管M2的第二极相连,并共同连接至所述电平信号输入端Vin,所述第五晶体管M5的第二极与所述第四晶体管M4的第二极相连,并共同连接至所述时钟信号输入端CLK,所述第五晶体管M5的第三极与所述第一晶体管M1的第三极相连,并共同连接至所述第一电源输入端VDD,其驱动时序方式与原来相同,如图3b所示。增加所述第五晶体管M5的好处在于,当CLK为低电位时,能够将VDD传输至所述第一晶体管M1的第二极,从而使所述第一晶体管M1完全关闭,这样可以避免输入线上的一些不良因素,进而导致所述第一晶体管M1不能够完全关闭,而影响低电平的输出。
在本实施例中,所述反相电路既可以同时包括所述第二电容C2和所述第五晶体管M5,如图3e所示,所述第二电容C2和所述第五晶体管M5的连接方式与前述相同,其驱动时序方式与原来相同,如图3b所示。
如图4a所示为本发明实施例提供的一种反相电路结构图,包括:第一晶体管M1,第二晶体管M2,第三晶体管M3,第四晶体管M4和第一电容C1,以上所述晶体管全部为P型晶体管。
其中,所述第一晶体管M1的第一极与所述第一电容C1的第二端及所述 第三晶体管M3的第三极相连并共同连接至信号输出端Vout,所述第一晶体管M1的第二极与所述第二晶体管M2的第二极相连,并共同连接至电平信号输入端Vin,所述第一晶体管M1的第三极连接至第一电源输入端VDD;
所述第二晶体管M2的第一极与所述第四晶体管M4的第二极相连,并共同连接至所述时钟信号输入端CLK,所述第二晶体管M2的第二极与所述第一晶体管M1的第二极相连,并共同连接至电平信号输入端Vin,所述第二晶体管M2的第三极与所述第三晶体管M3的第二极及所述第四晶体管M4的第三极相连,三者的交点为所述N1结点,并共同连接至所述第一电容C1的第一端。
所述第三晶体管M3的第一极与所述第四晶体管M4的第一极相连,并共同连接至第二电源输入端VSS,所述第三晶体管M3的第二极与所述第四晶体管M4的第三极及第二晶体管M2的第三极相连,三者的交点为所述N1结点,并共同连接至所述第一电容C1的第一端,所述第三晶体管M3的第三极与所述第一晶体管M1的第一极及所述第一电容C1的第二端相连,并共同连接至所述信号输出端Vout;
所述第四晶体管M4的第一极与所述第三晶体管M3的第一极相连,并共同连接至所述第二电源输入端VSS,所述第四晶体管M4的第二极与所述第二晶体管M2的第一极相连,并共同连接至所述时钟信号输入端CLK,所述第四晶体管M4的第三极与所述第三晶体管M3的第二极及所述第二晶体管M2的第三极相连,三者的交点为所述N1结点,并共同连接至所述第一电容C1的第一端。
如图4b所示为图4a所示反相电路的时序控制图,其中:
在第一时序T1阶段,所述电平信号输入端Vin输入低电位,时钟信号输入端CLK输入高电位,此时,所述上拉单元开启,所述下拉单元关闭,即第一晶体管M1和第二晶体管M2打开,第三晶体管M3和第四晶体管M4关闭。由于所述第一晶体管M1和所述第二晶体管M2打开,所述时钟信号输入端的高电位信号被传输至所述N1结点,所述第一电源电压VDD的高电位信号被传输至所述信号输出端Vout,此时M3管被完全关闭,输出端稳定输出高电平;
在第二时序T2阶段,电平信号输入端Vin输入高电位,时钟信号输入端CLK输入低电位,此时,所述上拉单元关闭,所述下拉单元打开,即第一晶体管M1和第二晶体管M2关闭,第三晶体管M3和第四晶体管M4打开。由于第四晶体管M4打开,所述第二电源输入端VSS输入的低电位从所述第四晶体管M4传输至所述N1结点,所述第三晶体管M3随之打开,直至N1点电位为VSS+Vth时,M4管关闭,由于所述第三晶体管的第一极连接所述第二电源输入端VSS,所述信号输出端Vout输出由高电位变为低电位。此时由于所述第一电容的耦合作用,所述第一电容C1的第一端,即所述N1结点的电位VSS被进一步拉低,此时第三晶体管M3将能够完整的打开,因此所述第二电源输入端VSS输入的低电位信号可以完整的输出至所述信号输出端Vout。
在第三时序T3阶段,即CLK和Vin均为高电位时,M1、M2、M4管全部关闭,此时由于电容C1的存在,N1节点一直保持上一时刻(第二时序T2阶段)很低的电位,因此M3管一直处于完全打开的状态,即输出端Vout能够将低电位VSS一直传输出去;
在第四时序T4阶段,当CLK再次为低电位时,此时由于N1节点的电位很低,M4管与N1节点连接的一端变为漏端,因此在接下来很长的一端时间里,M4管均处于关闭状态,N1节点电位由于C1的作用而保持在很低的电位上,M3能够一直完全打开,最终在很长的时间里M3能够完整的将Vss传至输出端。
在本实施例中,所述反相电路还可以包含一个第二电容C2,如图4c所示,所述第二电容C2的第一端与所述第一晶体管M1的第三极相连,并共同连接至所述第一电源输入端VDD,所述第二电容C2的第二端连接至所述信号输出端Vout,其驱动时序方式与原来相同,如图4b所示。增加所述第二电容C2的好处在于,可以在很长的时间里,保持Vout为低电位的稳定输出,而不受到其他因素的影响。
在本实施例中,所述反相电路还包括第五晶体管M5,如图4d所示,所述第五晶体管M5的第一极与所述第一晶体管M1的第二极及所述第二晶体管M2的第二极相连,并共同连接至所述电平信号输入端Vin,所述第五晶体管 M5的第二极与所述第四晶体管M4的第二极相连,并共同连接至所述时钟信号输入端CLK,所述第五晶体管M5的第三极与所述第一晶体管M1的第三极相连,并共同连接至所述第一电源输入端VDD,其驱动时序方式与原来相同,如图4b所示。增加所述第五晶体管M5的好处在于,当CLK为低电位时,能够将VDD传输至所述第一晶体管M1的第二极,从而使所述第一晶体管M1完全关闭,这样可以避免输入线上的一些不良因素,进而导致所述第一晶体管M1不能够完全关闭,而影响低电平的输出。
在本实施例中,所述反相电路既可以同时包括所述第二电容C2和所述第五晶体管M5,如图4e所示,所述第二电容C2和所述第五晶体管M5的连接方式与前述相同,其驱动时序方式与原来相同,如图4b所示。
如图5a所示为本发明实施例提供的一种反相电路结构图,包括:第一晶体管M1,第二晶体管M2,第三晶体管M3,第四晶体管M4和第一电容C1,以上所述晶体管全部为N型晶体管。
其中,所述第一晶体管M1的第一极与所述第二晶体管M2的第一极相连,并共同连接至所述第一电源输入端VDD,所述第一晶体管M1的第二极与所述第二晶体管M2的第三极及所述第四晶体管M4的第一极相连,三者的交点为N1结点,并共同连接至所述第一电容C1的第一端,所述第一晶体管M1的第三极与所述第三晶体管M3的第一极及所述第一电容C1的第二端相连,并共同连接至所述信号输出端Vout;
所述第二晶体管M2的第一极与所述第一晶体管M1的第一极相连,并共同连接至所述第一电源输入端VDD,所述第二晶体管M2的第二极与所述时钟信号输入端相连CLK,所述第二晶体管M2的第三极与所述第一晶体管M1的第二极及所述第四晶体管M4的第一极相连,三者的交点为所述N1结点,并共同连接至所述第一电容C1的第一端;
所述第三晶体管M3的第一极与所述第一晶体管M1的第三极及所述第一电容C1的第二端相连,并共同连接至所述信号输出端Vout,所述第三晶体管M3的第二极与所述第四晶体管M4的第二极相连,并共同连接至所述电平信号输入端Vin,所述第三晶体管M3的第三极与所述第四晶体管M4的第三极相连,并共同连接至所述第二电源输入端VSS;
所述第四晶体管M4的第一极与所述第二晶体管M2的第三极及所述第一晶体管M1的所述第二极相连,三者的交点为所述N1结点,并共同连接至所述第一电容C1的第一端,所述第四晶体管M4的第二极与所述第三晶体管M3的第二极相连,并共同连接至所述电平信号输入端Vin,所述第四晶体管M4的第三极与所述第三晶体管M3的第三极相连,并共同连接至所述第二电源输入端VSS。如图5b所示为图5a所示反相电路的时序控制图,其中:
在第一时序T1阶段,所述电平信号输入端Vin输入高电位,时钟信号输入端CLK输入低电位,此时,所述下拉单元开启,所述上拉单元关闭,即第一晶体管M1和第二晶体管M2关闭,第三晶体管M3和第四晶体管M4开启。由于所述第三晶体管M3和所述第四晶体管M4打开,所述第二电源电压VSS的低电位信号被分别传输至所述N1结点和所述信号输出端Vout,此时M1管被完全关闭,输出端稳定输出低电平;
在第二时序T2阶段,电平信号输入端Vin输入低电位,时钟信号输入端CLK输入高电位,此时,所述下拉单元关闭,所述上拉单元打开,即第一晶体管M1和第二晶体管M2开启,第三晶体管M3和第四晶体管M4关闭。由于第二晶体管M2打开,所述第一电源输入端VDD输入的高电位从所述第二晶体管M2传输至所述N1结点,,所述第一晶体管M1随之打开,直至N1点电位为VDD-Vth时,M2管关闭由于所述第一晶体管的第一极连接所述第一电源输入端VDD,所述信号输出端Vout输出由低电位变为高电位。此时由于所述第一电容的耦合作用,所述第一电容C1的第一端,即所述N1结点的电位VDD-Vth被进一步拉高,此时第一晶体管M1将能够完整的打开,因此所述第一电源输入端VDD输入的高电位信号可以完整的输出至所述信号输出端Vout。
在第三时序T3阶段,即CLK和VIN均为低电位时,M3、M2、M4管全部关闭,此时由于电容C1的存在,N1节点一直保持上一时刻(第二时序T2阶段)很高的电位,因此M1管一直处于完全打开的状态,即输出端Vout能够将高电位VDD一直传输出去;
在第四时序T4阶段,当CLK再次为高电位时,此时由于N1节点的电位很高,M2管与N1节点连接的一端变为源端,因此在接下来很长的一端时间 里,M2管均处于关闭状态,N1节点电位由C1保持在很高的电位上,M1能够一直完全打开,最终在很长的时间里M1能够完整的将VDD传至输出端,直到下一个有效输入Vin到来。
在本实施例中,所述反相电路还可以包含一个第二电容C2,如图5c所示,所述第二电容C2的第一端与所述第三晶体管M3的第三极相连,并共同连接至所述第二电源输入端VSS,所述第二电容C2的第二端连接至所述信号输出端Vout,其驱动时序方式与原来相同,如图5b所示。增加所述第二电容C2的好处在于,可以在很长的时间里,保持Vout为高电位的稳定输出,而不受到其他因素的影响。
在本实施例中,所述反相电路还包括第五晶体管M5,如图5d所示,所述第五晶体管M5的第一极与所述第三晶体管M3的第二极及所述第四晶体管M4的第二极相连,并共同连接至所述电平信号输入端Vin,所述第五晶体管M5的第二极与所述第二晶体管M2的第二极相连,并共同连接至所述时钟信号输入端CLK,所述第五晶体管M5的第三极与所述第三晶体管M3的第三极相连,并共同连接至所述第二电源输入端VSS,其驱动时序方式与原来相同,如图5b所示。增加所述第五晶体管M5的好处在于,当CLK为高电位时,能够将VSS传输至所述第三晶体管M3的第二极,从而使所述第三晶体管M3完全关闭,这样可以避免输入线上的一些不良因素,进而导致所述第三晶体管M3不能够完全关闭,而影响高电平的输出。
在本实施例中,所述反相电路既可以同时包括所述第二电容C2和所述第五晶体管M5,如图5e所示,所述第二电容C2和所述第五晶体管M5的连接方式与前述相同,其驱动时序方式与原来相同,如图5b所示。
如图6a所示为本发明实施例提供的一种反相电路结构图,包括:第一晶体管M1,第二晶体管M2,第三晶体管M3,第四晶体管M4和第一电容C1,以上所述晶体管全部为N型晶体管。
其中,所述第一晶体管M1的第一极与所述第二晶体管M2的第一极相连,并共同连接至所述第一电源输入端VDD,所述第一晶体管M1的第二极与所述第二晶体管M2的第三极及所述第四晶体管M4的第三极相连,三者的交点为N1结点,并共同连接至所述第一电容C1的第一端,所述第一晶 体管M1的第三极与所述第三晶体管M3的第一极及所述第一电容C1的第二端相连,并共同连接至所述信号输出端Vout;
所述第二晶体管M2的第一极与所述第一晶体管M1的第一极相连,并共同连接至所述第一电源输入端VDD,所述第二晶体管M2的第二极与所述时钟信号输入端相连CLK,所述第二晶体管M2的第三极与所述第一晶体管M1的第二极及所述第四晶体管M4的第三极相连,三者的交点为所述N1结点,并共同连接至所述第一电容C1的第一端;
所述第三晶体管M3的第一极与所述第一晶体管M1的第三极及所述第一电容C1的第二端相连,并共同连接至所述信号输出端Vout,所述第三晶体管M3的第二极与所述第四晶体管M4的第二极相连,并共同连接至所述电平信号输入端Vin,所述第三晶体管M3的第三极连接至所述第二电源输入端VSS;所述第四晶体管M4的第一极与所述第二晶体管M2的第二极相连,并共同连接至所述时钟信号输入端CLK,所述第四晶体管M4的第二极与所述第三晶体管M3的第二极相连,并共同连接至电平信号输入端Vin,所述第四晶体管M4的第三极与所述第一晶体管M1的第二极及所述第二晶体管M2的第三极相连,三者相交于所述N1结点,并共同连接至所述第一电容的第一端。
如图6b所示为图6a所示反相电路的时序控制图,其中:
在第一时序T1阶段,所述电平信号输入端Vin输入高电位,时钟信号输入端CLK输入低电位,此时,所述下拉单元开启,所述上拉单元关闭,即第一晶体管M1和第二晶体管M2关闭,第三晶体管M3和第四晶体管M4开启。由于所述第三晶体管M3和所述第四晶体管M4打开,所述时钟信号输入端CLK的低电位信号被传输至所述N1结点,第二电源电压VSS的低电位信号被传输至所述信号输出端Vout,此时M1管被完全关闭,输出端稳定输出低电平;
在第二时序T2阶段,电平信号输入端Vin输入低电位,时钟信号输入端CLK输入高电位,此时,所述下拉单元关闭,所述上拉单元打开,即第一晶体管M1和第二晶体管M2开启,第三晶体管M3和第四晶体管M4关闭。由于第二晶体管M2打开,所述第一电源输入端VDD输入的高电位从所述第二 晶体管M2传输至所述N1结点,,所述第一晶体管M1随之打开,直至N1点电位为VDD-Vth时,M2管关闭由于所述第一晶体管的第一极连接所述第一电源输入端VDD,所述信号输出端Vout输出由低电位变为高电位。此时由于所述第一电容的耦合作用,所述第一电容C1的第一端,即所述N1结点的电位VDD-Vth被进一步拉高,此时第一晶体管M1将能够完整的打开,因此所述第一电源输入端VDD输入的高电位信号可以完整的输出至所述信号输出端Vout。
在第三时序T3阶段,即CLK和VIN均为低电位时,M3、M2、M4管全部关闭,此时由于电容C1的存在,N1节点一直保持上一时刻(第二时序T2阶段)很高的电位,因此M1管一直处于完全打开的状态,即输出端Vout能够将高电位VDD一直传输出去;
在第四时序T4阶段,当CLK再次为高电位时,此时由于N1节点的电位很高,M2管与N1节点连接的一端变为源端,因此在接下来很长的一端时间里,M2管均处于关闭状态,N1节点电位由C1保持在很高的电位上,M1能够一直完全打开,最终在很长的时间里M1能够完整的将VDD传至输出端,直到下一个有效输入Vin到来。
在本实施例中,所述反相电路还可以包含一个第二电容C2,如图6c所示,所述第二电容C2的第一端与所述第三晶体管M3的第三极相连,并共同连接至所述第二电源输入端VSS,所述第二电容C2的第二端连接至所述信号输出端Vout,其驱动时序方式与原来相同,如图6b所示。增加所述第二电容C2的好处在于,可以在很长的时间里,保持Vout为高电位的稳定输出,而不受到其他因素的影响。
在本实施例中,所述反相电路还包括第五晶体管M5,如图6d所示,所述第五晶体管M5的第一极与所述第三晶体管M3的第二极及所述第四晶体管M4的第二极相连,并共同连接至所述电平信号输入端Vin,所述第五晶体管M5的第二极与所述第二晶体管M2的第二极相连,并共同连接至所述时钟信号输入端CLK,所述第五晶体管M5的第三极与所述第三晶体管M3的第三极相连,并共同连接至所述第二电源输入端VSS,其驱动时序方式与原来相同,如图6b所示。增加所述第五晶体管M5的好处在于,当CLK为高电位时, 能够将VSS传输至所述第三晶体管M3的第二极,从而使所述第三晶体管M3完全关闭,这样可以避免输入线上的一些不良因素,进而导致所述第三晶体管M3不能够完全关闭,而影响高电平的输出。
在本实施例中,所述反相电路既可以同时包括所述第二电容C2和所述第五晶体管M5,如图6e所示,所述第二电容C2和所述第五晶体管M5的连接方式与前述相同,其驱动时序方式与原来相同,如图6b所示。
以上对本发明实施例所提供的反相电路的电路结构及其驱动方法进行了详细介绍,本文中应用了具体个例对本发明的原理及实施方式进行了阐述,以上实施例的说明只是用于帮助理解本发明的方法及其核心思想;同时,对于本领域的一般技术人员,依据本发明的思想,在具体实施方式及应用范围上均会有改变之处,综上所述,本说明书内容不应理解为对本发明的限制。