CN107170686B - 鳍式场效应晶体管的形成方法 - Google Patents

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Abstract

一种鳍式场效应晶体管的形成方法，通过刻蚀部分厚度的第二层间介质层，在相邻鳍部之间、以及相邻栅极结构之间的层间介质层和侧墙上方形成介质层凸起；形成覆盖介质层凸起表面的保护层；然后形成覆盖层间介质层和保护层的平坦层，在平坦层上形成具有沟槽图形开口的掩膜层，沟槽图形开口的位置对应相邻的栅极结构之间的区域；以掩膜层和保护层为掩膜向下刻蚀平坦层和层间介质层，形成贯穿层间介质层的接触孔，接触孔的底部位于相邻栅极结构之间；去除所述掩膜层和平坦层。该方法能避免在沟槽图形开口的延伸方向上相邻鳍部上对应的接触孔之间穿通。

Description

鳍式场效应晶体管的形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种鳍式场效应晶体管的形成方法。
背景技术
MOS晶体管是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，位于栅极结构两侧半导体衬底内的源漏区。MOS晶体管的工作原理是：通过在栅极结构施加电压，调节通过栅极结构底部沟道的电流来产生开关信号。
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。而鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部内的源漏区。
然而，现有技术形成的鳍式场效应晶体管的性能有待提高。
发明内容
本发明解决的问题是提供一种鳍式场效应晶体管的形成方法，避免在沟槽图形开口的延伸方向上，相邻鳍部上对应的接触孔之间发生穿通。
为解决上述问题，本发明提供一种鳍式场效应晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有鳍部、横跨所述鳍部的栅极结构、位于栅极结构两侧侧壁的侧墙、以及覆盖所述栅极结构和侧墙的层间介质层，所述层间介质层包括覆盖所述侧墙侧壁的第一层间介质层和位于第一层间介质层、栅极结构和侧墙上的第二层间介质层；刻蚀部分厚度的第二层间介质层，形成介质层凸起，所述介质层凸起位于相邻鳍部之间、以及相邻栅极结构之间的层间介质层和侧墙的上方；形成覆盖所述介质层凸起表面的保护层后，形成覆盖所述层间介质层和保护层的平坦层；在所述平坦层上形成具有沟槽图形开口的掩膜层，所述沟槽图形开口的位置对应相邻的栅极结构之间的区域；以所述掩膜层和保护层为掩膜向下刻蚀平坦层和层间介质层，形成贯穿所述层间介质层的接触孔，所述接触孔的底部位于相邻栅极结构之间；去除所述掩膜层和平坦层。
可选的，形成所述保护层的步骤为：在所述层间介质层和所述介质层凸起的表面形成保护层；将所述介质层凸起表面之外的位于层间介质层表面的保护层去除。
可选的，形成所述保护层的工艺为原子层沉积工艺、等离子体化学气相沉积工艺或亚大气压化学气相沉积工艺。
可选的，将所述介质层凸起表面之外的位于层间介质层表面的保护层去除的工艺为干刻工艺。
可选的，所述保护层的厚度为120埃～180埃。
可选的，所述保护层的材料为氮化钛、氮化铜、氮化硼或氮化铝。
可选的，所述介质层凸起的高度为400埃～700埃。
可选的，所述平坦层的材料为含碳有机层或底部抗反射层。
可选的，所述层间介质层的材料为氧化硅、氮氧化硅或者碳氧化硅。
可选的，向下刻蚀平坦层和层间介质层以形成所述接触孔的工艺为各向异性干法刻蚀工艺。
可选的，还包括：在所述接触孔中填充导电层。
与现有技术相比，本发明的技术方案具有以下优点：
由于刻蚀部分厚度的所述第二层间介质层后，在相邻鳍部之间、以及相邻栅极结构之间的层间介质层和侧墙上方形成介质层凸起，然后在所述介质层凸起的表面形成保护层，即不仅在所述介质层凸起的顶部表面也在所述介质层凸起侧壁的形成了保护层，使得所述保护层增强了对其覆盖的层间介质层的保护作用，当形成所述平坦层和掩膜层后，在以所述掩膜层和保护层为掩膜向下刻蚀平坦层和层间介质层的过程中，能够降低对保护层下方的层间介质层的刻蚀程度，从而避免在沟槽图形开口的延伸方向上，相邻鳍部上对应的接触孔之间发生穿通，后续在所述接触孔中形成导电层后，能够避免在沟槽图形开口的延伸方向上相邻鳍部上对应的导电层之间发生短路。
附图说明
图1、图2a、图2b、图3a、图3b、图4a、图4b、图5a、图5b、6a、图6b、图7a和图7b是现有技术中鳍式场效应晶体管形成过程的结构示意图；
图8、图9a、图9b、图9c、图10a、图10b、图10c、图11a、图11b、图11c、图12a、图12b、图12c、图13a、图13b、图13c、图14a、图14b、图14c、图15a、图15b和图15c是本发明第一实施例中鳍式场效应晶体管形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的鳍式场效应晶体管的性能有待提高。
图1、图2a、图2b、图3a、图3b、图4a、图4b、图5a、图5b、图6a、图6b、图7a和图7b是现有技术中鳍式场效应晶体管形成过程的结构示意图。
结合参考图1、图2a和图2b，图2a为沿着图1中切割线A-A1获得的剖面图，图2b为沿着图1中切割线B-B1获得的剖面图，其中，切割线A-A1的方向平行于鳍部延伸方向且通过鳍部，切割线B-B1的方向平行于鳍部延伸方向且位于相邻鳍部之间，提供半导体衬底100，所述半导体衬底100上形成有鳍部120和横跨所述鳍部120的伪栅极结构130。
相邻鳍部120之间的半导体衬底100上还形成有隔离结构110，用于电学隔离相邻的鳍部120；所述伪栅极结构130包括横跨所述鳍部120的栅介质层131和位于栅介质层131上的伪栅电极132，其中，栅介质层131位于隔离结构110的表面，覆盖部分鳍部120的顶部表面和侧壁。
结合参考图3a和图3b，在所述伪栅极结构130两侧侧壁形成侧墙140；在所述伪栅极结构130和侧墙140两侧的鳍部中形成源漏区(未图示)后，在所述半导体衬底100上形成覆盖所述侧墙140侧壁的第一层间介质层150，所述第一层间介质层150的表面与所述伪栅极结构130的顶部表面齐平。
结合参考图4a和图4b，去除所述伪栅电极132后，形成开口(未图示)，然后在所述开口中形成金属栅电极133；形成覆盖所述金属栅电极133、侧墙140和第一层间介质层150的第二层间介质层160；形成覆盖所述第二层间介质层160的保护材料层170。所述金属栅电极133和所述栅介质层131形成栅极结构；所述第一层间介质层150和第二层间介质层160形成层间介质层。
结合参考图5a和图5b，刻蚀保护材料层170，形成保护层171，所述保护层171位于相邻鳍部120之间、以及相邻栅极结构之间的层间介质层上方。在刻蚀保护材料层170的过程中会进行过刻蚀，使得对部分厚度的第二层间介质层160也进行了刻蚀。
结合参考图6a和图6b，形成覆盖所述层间介质层和保护层171的平坦层180；在所述平坦层180上形成具有沟槽图形开口的掩膜层190，所述沟槽图形开口位于相邻的栅极结构之间的层间介质层上方并横跨所述保护层171。
结合参考图7a和图7b，以所述掩膜层190和保护层171为掩膜向下刻蚀平坦层180和层间介质层，形成贯穿所述层间介质层的接触孔191，所述接触孔191的底部位于相邻栅极结构之间。
然后在所述接触孔191中形成导电层。
研究发现，上述方法形成的鳍式场效应晶体管，在沟槽图形开口的延伸方向上，相邻鳍部上对应的接触孔之间容易发生穿通，使得相邻鳍部上对应的导电层之间发生短路，原因在于：
刻蚀保护材料层170，形成保护层171，所述保护层171位于相邻鳍部120之间、以及相邻栅极结构之间的层间介质层上方，此时，保护层171仅位于保护层171向下投影覆盖的层间介质层的顶部表面，在以所述掩膜层190和保护层171为掩膜向下刻蚀平坦层180和层间介质层以形成贯穿所述层间介质层的接触孔191的过程中，对在所述沟槽图形开口的延伸方向上接触孔191之间的层间介质层的顶部的刻蚀程度较大，且在所述沟槽图形开口的延伸方向上接触孔191之间的层间介质层侧壁没有相应的用于降低其受到的刻蚀程度的保护层，使得在所述沟槽图形开口的延伸方向上相邻鳍部上对应的接触孔之间容易发生穿通，当在所述接触孔中形成导电层后，使得在所述沟槽图形开口的延伸方向上相邻鳍部上对应的导电层之间容易发生短路。
在此基础上，本发明提出一种鳍式场效应晶体管的形成方法，通过刻蚀部分厚度的第二层间介质层，在相邻鳍部之间、以及相邻栅极结构之间的层间介质层和侧墙上方形成介质层凸起；形成覆盖所述介质层凸起表面的保护层后，形成覆盖所述层间介质层和保护层的平坦层；在所述平坦层上形成具有沟槽图形开口的掩膜层，所述沟槽图形开口的位置对应相邻的栅极结构之间的区域；以所述掩膜层和保护层为掩膜向下刻蚀平坦层和层间介质层，形成贯穿所述层间介质层的接触孔，所述接触孔的底部位于相邻栅极结构之间；去除所述掩膜层和平坦层。所述方法能够避免在沟槽图形开口的延伸方向上，相邻鳍部上对应的接触孔之间穿通。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
第一实施例
图8、图9a、图9b、图9c、图10a、图10b、图10c、图11a、图11b、图11c、图12a、图12b、图12c、图13a、图13b、图13c、图14a、图14b、图14c、图15a、图15b和图15c是本发明第一实施例中鳍式场效应晶体管形成过程的结构示意图。
结合参考图8、图9a、图9b和图9c，图9a为沿着图8中切割线A2-A3获得的剖面图，图9b为沿着图8中切割线B2-B3获得的剖面图，图9c为沿着图8中切割线C2-C3获得的剖面图，其中，切割线A-A1的方向平行于鳍部延伸方向且通过鳍部，切割线B-B1的方向平行于鳍部延伸方向且位于相邻鳍部之间，切割线C2-C3平行于栅极结构延伸方向且位于相邻的栅极结构之间，提供半导体衬底200，所述半导体衬底200上形成有鳍部220和横跨所述鳍部220的伪栅极结构230。
所述半导体衬底200为后续形成半导体器件提供工艺平台。所述半导体衬底200可以是单晶硅，多晶硅或非晶硅；半导体衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料；本实施例中，所述半导体衬底200的材料为硅。
所述鳍部220通过对半导体衬底200进行图形化而形成，或者在半导体衬底200上形成鳍部材料层，然后图形化所述鳍部材料层而形成鳍部220。
所述鳍部220两侧的半导体衬底200的表面还具有隔离结构210，隔离结构210的表面低于鳍部220的顶部表面，隔离结构210用于电学隔离鳍部220。所述隔离结构210的材料包括氧化硅或氮氧化硅。
所述伪栅极结构230横跨鳍部220且覆盖部分鳍部220的顶部表面和侧壁。所述伪栅极结构230包括横跨鳍部220的栅介质层231和覆盖栅介质层231的伪栅电极232。其中，栅介质层231位于隔离结构210表面、覆盖部分鳍部220的顶部表面和侧壁。
本实施例中，所述栅介质层231的材料为高K介质材料，如HfO2、HfSiON、HfAlO2、ZrO2或Al2O3，所述伪栅电极232的材料为多晶硅，后续会去除伪栅电极232。在其它实施例中，还可以是：栅介质层231的材料为氧化硅，伪栅电极232的材料为多晶硅，后续需要去除栅介质层231和伪栅电极232。
形成伪栅极结构230的方法为：采用沉积工艺形成覆盖半导体衬底200、鳍部220和隔离结构210的栅介质材料层(未图示)和覆盖栅介质材料层的伪栅电极材料层(未图示)；图形化所述伪栅电极材料层和所述栅介质材料层，形成伪栅极结构230。
结合参考图10a、图10b和图10c，形成覆盖伪栅极结构230两侧侧壁的侧墙240；在伪栅极结构230和侧墙240两侧的鳍部220中形成源漏区(未标示)；形成所述源漏区后，在所述半导体衬底200上形成覆盖所述侧墙240侧壁的第一层间介质层250，所述第一层间介质层250的表面与伪栅极结构230的顶部表面齐平。
所述第一层间介质层250的材料为氧化硅、氮氧化硅或者碳氧化硅。
形成所述第一层间介质层250的步骤为：形成覆盖鳍部220、伪栅极结构230、隔离结构210、侧墙240和半导体衬底200的第一层间介质材料层(未图示)，所述第一层间介质材料层的整个表面高于伪栅极结构230的顶部表面；平坦化所述第一层间介质材料层直至暴露出伪栅极结构230的顶部表面，形成第一层间介质层250。
结合参考图11a、图11b和图11c，去除伪栅电极232，形成开口(未图示)；然后在所述开口中形成金属栅电极233；形成覆盖所述金属栅电极233、侧墙240和第一层间介质层250的第二层间介质层260。
采用干刻工艺或湿刻工艺刻蚀去除所述伪栅电极232。本实施例中采用四甲基氢氧化铵溶液去除伪栅电极232。
形成金属栅电极233的方法为：采用沉积工艺在所述开口和第一层间介质层250的表面形成金属栅电极233，然后采用平坦化工艺去除高于第一层间介质层250表面的金属栅电极233，在所述开口中形成金属栅电极233。
所述第二层间介质层260的材料为氧化硅、氮氧化硅或者碳氧化硅，形成第二层间介质层260的工艺为沉积工艺，如等离子体化学气相沉积工艺或者压大气压化学气相沉积工艺。
本实施例中，所述金属栅电极233和所述栅介质层231形成栅极结构；所述第二层间介质层260和第一层间介质层250形成层间介质层。
结合参考图12a、图12b和图12c，刻蚀部分厚度的第二层间介质层260，形成介质层凸起261，所述介质层凸起261位于相邻鳍部220之间、以及相邻栅极结构之间的层间介质层和侧墙240的上方。
具体的，在所述第二层间介质层260表面形成图形化的掩膜层，所述图形化的掩膜层定义待形成的介质层凸起261的位置，以所述图形化的掩膜层为掩膜对部分厚度的所述第二层间介质层260进行刻蚀，形成介质层凸起261。
所述介质层凸起261的高度需要选择合适的范围，若所述介质层凸起261的高度小于400埃，导致后续形成的保护层在所述介质层凸起261侧壁上的高度较小，即后续形成的保护层对所覆盖的层间介质层的保护作用减弱，后续在形成接触孔的过程中，沿着沟槽图形开口的延伸方向上，不能有效的避免接触孔之间穿通；若所述介质层凸起261的高度大于700埃，导致增加工艺成本，故本实施例中，选择所述介质层凸起261的高度为400埃～700埃。
结合参考图13a、图13b和图13c，形成覆盖所述介质层凸起261表面的保护层270。
所述保护层270的材料为氮化钛、氮化铜、氮化硼或氮化铝。
形成所述保护层270的步骤为：在所述层间介质层和所述介质层凸起261的表面形成保护层270；将所述介质层凸起261表面之外的位于层间介质层表面的保护层270去除。具体的，在本实施例中，采用沉积工艺，如等离子体化学气相沉积工艺、亚大气压化学气相沉积工艺或者原子层沉积工艺，在所述第二层间介质层260和所述介质层凸起261的表面形成保护层270，然后采用干刻工艺将所述介质层凸起261表面之外的位于第二层间介质层260表面的保护层270去除，刻蚀气体可以使用C4F6和Cl2、或C4F8和Cl2。
若在介质层凸起261的侧壁没有形成保护层270，将会导致在后续形成接触孔的过程中对于保护层270向下覆盖的层间介质层的顶部受到刻蚀损耗较大，容易导致在后续形成的沟槽图形开口延伸的方向上接触孔之间发生穿通，而本实施例中，由于在所述介质层凸起261的表面形成了保护层270，即不仅在所述介质层凸起261的顶部表面也在所述介质层凸起261的侧壁的形成了保护层270，增加了对保护层270覆盖的层间介质层的保护作用。
所述保护层270的厚度需要选择合适的范围，若所述保护层270的厚度小于120埃，容易在形成接触孔的过程中，容易将所述保护层270消耗去除，降低了保护层270对所覆盖的层间介质层的保护作用；若所述保护层270的厚度大于180埃，在后续形成的沟槽图形开口的延伸方向上，将在鳍部上用于形成接触孔的位置占据过多，不利于形成接触孔。故本实施例中，选择保护层270的厚度为120埃～180埃。
结合参考图14a、图14b和图14c，形成覆盖所述层间介质层和保护层270的平坦层280，在所述平坦层280上形成具有沟槽图形开口291的掩膜层290，所述沟槽图形开口291的位置对应相邻的栅极结构之间的区域。
具体的，所述沟槽图形开口291位于相邻的栅极结构之间的层间介质层上并横跨所述保护层270。
所述平坦层280的材料为含碳有机层或底部抗反射层(BARC)。形成所述平坦层280的工艺为旋转涂覆工艺。
本实施例中，所述掩膜层290的材料为光刻胶，若所述平坦层280的材料为含碳有机层，还可以在平坦层280和掩膜层290之间另形成一层底部抗反射层。
所述沟槽图形开口291的位置定于出待形成的接触孔的位置。
结合参考图15a、图15b和图15c，以所述掩膜层290和保护层270为掩膜向下刻蚀平坦层280和层间介质层，形成贯穿所述层间介质层的接触孔292，所述接触孔292的底部位于相邻栅极结构之间。
向下刻蚀平坦层280和层间介质层以形成接触孔292的工艺为各向异性干法刻蚀工艺，如各向异性等离子体刻蚀工艺或者反应离子刻蚀工艺。本实施例中，采用各向异性等离子体刻蚀工艺向下刻蚀平坦层280和层间介质层直至暴露出鳍部220的顶部表面，形成接触孔292，所述接触孔292的底部位于相邻栅极结构之间。
由于不仅在所述介质层凸起261的顶部表面也在所述介质层凸起261的侧壁的形成了保护层270，增加了对保护层270覆盖的层间介质层的保护作用，使得在形成接触孔292的过程中，能够降低对保护层270下方的层间介质层的刻蚀程度，从而避免在沟槽图形开口291的延伸方向上，相邻鳍部220上对应的接触孔292之间发生穿通。
形成接触孔292后，去除所述掩膜层290和平坦层280。
去除所述掩膜层290和平坦层280，在所述接触孔292中填充导电层。
所述导电层的材料为金属，如钨或铜。形成所述导电层的工艺可以为物理气相沉积工艺。
由于在沟槽图形开口291的延伸方向上，相邻鳍部220上对应的接触孔292之间不会发生穿通，使得在沟槽图形开口291的延伸方向上，相邻接触孔292中填充的导电层发生短路。
第二实施例
第二实施例与第一实施例的区别在于：第二实施例描述的是前栅工艺的鳍式场效应晶体管的形成过程，在第一实施例的基础上，形成伪栅极结构后，所述伪栅极结构不会被去除，所述伪栅极结构形成栅极结构，然后形成覆盖所述栅极结构两侧侧壁的侧墙；在所述栅极结构和侧墙两侧的鳍部中形成源漏区；形成所述源漏区后，在所述半导体衬底上形成覆盖所述栅极结构和侧墙的层间介质层，所述层间介质层的整个表面高于所述伪栅极结构的顶部表面。
为了方便描述，将所述层间介质层分为第一层间介质层和第二层间介质层，所述第一层间介质层覆盖所述侧墙侧壁，且所述第一层间介质层的表面与栅极结构的顶部表面齐平，所述第二层间介质层位于栅极结构、侧墙和第一层间介质层上。
接着，刻蚀部分厚度的第二层间介质层，形成介质层凸起，所述介质层凸起位于在相邻鳍部之间、以及相邻栅极结构之间的层间介质层和侧墙的上方。
形成介质层凸起的方法参照第一实施例，不再详述。
接着，形成覆盖所述介质层凸起表面的保护层后，形成覆盖所述层间介质层和保护层的平坦层。
形成保护层和平坦层的方法参照第一实施例，不再详述。
接着，在所述平坦层上形成具有沟槽图形开口的掩膜层，所述沟槽图形开口的位置对应相邻的栅极结构之间的区域。
具体的，所述沟槽图形开口位于相邻的栅极结构之间的层间介质层上并横跨所述保护层。
形成掩膜层的方法参照第一实施例，不再详述。
接着，以所述掩膜层和保护层为掩膜向下刻蚀平坦层和层间介质层，形成贯穿所述层间介质层的接触孔，所述接触孔的底部位于相邻栅极结构之间。
形成所述接触孔的方法参照第一实施例，不再详述。
形成所述接触孔后，去除所述掩膜层和平坦层，然后在所述接触孔中填充导电层。
形成所述导电层的方法参照第一实施例，不再详述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种鳍式场效应晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有鳍部、横跨所述鳍部的栅极结构、位于栅极结构两侧侧壁的侧墙、以及覆盖所述栅极结构和侧墙的层间介质层，所述层间介质层包括覆盖所述侧墙侧壁的第一层间介质层和位于第一层间介质层、栅极结构和侧墙上的第二层间介质层；
刻蚀部分厚度的第二层间介质层，形成介质层凸起，所述介质层凸起位于相邻鳍部之间、以及相邻栅极结构之间的层间介质层和侧墙的上方；
形成覆盖所述介质层凸起顶部及侧壁表面的保护层后，形成覆盖所述层间介质层和保护层的平坦层；
在所述平坦层上形成具有沟槽图形开口的掩膜层，所述沟槽图形开口的位置对应相邻的栅极结构之间的区域；
以所述掩膜层和保护层为掩膜向下刻蚀平坦层和层间介质层，形成贯穿所述层间介质层的接触孔，所述接触孔的底部位于相邻栅极结构之间；
去除所述掩膜层和平坦层。
2.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，形成所述保护层的步骤为：
在所述层间介质层和所述介质层凸起的表面形成保护层；
将所述介质层凸起表面之外的位于层间介质层表面的保护层去除。
3.根据权利要求2所述的鳍式场效应晶体管的形成方法，其特征在于，形成所述保护层的工艺为原子层沉积工艺、等离子体化学气相沉积工艺或亚大气压化学气相沉积工艺。
4.根据权利要求2所述的鳍式场效应晶体管的形成方法，其特征在于，将所述介质层凸起表面之外的位于层间介质层表面的保护层去除的工艺为干刻工艺。
5.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述保护层的厚度为120埃～180埃。
6.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述保护层的材料为氮化钛、氮化铜、氮化硼或氮化铝。
7.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述介质层凸起的高度为400埃～700埃。
8.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述平坦层的材料为含碳有机层或底部抗反射层。
9.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述层间介质层的材料为氧化硅、氮氧化硅或者碳氧化硅。
10.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，向下刻蚀平坦层和层间介质层以形成所述接触孔的工艺为各向异性干法刻蚀工艺。
11.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，还包括：在所述接触孔中填充导电层。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103839818A (zh) * 2012-11-25 2014-06-04 中国科学院微电子研究所 半导体器件制造方法
CN104022036A (zh) * 2013-02-28 2014-09-03 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN104124210A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105225950A (zh) * 2014-05-29 2016-01-06 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法、mos晶体管的形成方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100612718B1 (ko) * 2004-12-10 2006-08-17 경북대학교 산학협력단 안장형 플래시 메모리 소자 및 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103839818A (zh) * 2012-11-25 2014-06-04 中国科学院微电子研究所 半导体器件制造方法
CN104022036A (zh) * 2013-02-28 2014-09-03 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN104124210A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105225950A (zh) * 2014-05-29 2016-01-06 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法、mos晶体管的形成方法

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