CN104040720B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置，其能够抑制外来电荷的影响并且能够效率地进行制造。该半导体装置具有：有源区，其上形成有半导体元件；有源区与半导体基板的端面之间的***区，在***区的至少一部分的上表面上形成有绝缘层，在绝缘层内，沿着从有源区朝向半导体基板的端面的方向以隔开间隔的方式而配置有多个浮置电极，所述浮置电极在沿着从有源区朝向半导体基板的端面的方向以及半导体基板的厚度方向的截面中，沿着半导体基板的厚度方向而延伸并被相互分离。

Description

半导体装置及其制造方法
技术领域
本说明书所公开的技术涉及一种半导体装置的***区的构造。
背景技术
在日本特开2005－209983号公报中公开了一种半导体装置，其具备在形成有半导体元件的有源区与半导体基板的端面之间的***区。在***区的上部上形成有绝缘层。在***区上部的绝缘层的表面上有时会附着有外来电荷(例如，从外部飞来的离子等)。当由于外来电荷的电场的影响而导致***区的半导体层内的电场紊乱时，会产生局部的高电场而向半导体装置施加压力。但是，该半导体装置在绝缘层的内部具有多个浮置电极。通过浮置电极，能够抑制外来电荷的电场对***区的半导体层内造成影响的情况。
发明内容
发明所要解决的问题
在上述的现有的半导体装置中，在***区上部的绝缘层上，以构成双层的方式配置有浮置电极。下侧层的浮置电极以与上侧层的浮置电极部分重叠的方式而配置。由此，在各浮置电极间确保了较高的电容。通过以此种方式提高浮置电极间的电容，从而积蓄在各浮置电极间的电容器中的电荷量增多。由此，能够进一步减少外来电荷的电场对***区内的半导体层的影响。但是，为了以构成双层的方式形成浮置电极，有必要多次进行金属层或绝缘层的生长或各层的图案形成，从而半导体装置的制造工序增多。因此，现有的半导体装置存在制造效率低的问题。所以，在本说明书中，提供一种能够抑制外来电荷的影响并且能够效率地进行制造的半导体装置。
本说明书所公开的半导体装置具有半导体基板。所述半导体基板具有形成有半导体元件的有源区，和有源区与半导体基板的端面之间的***区。在***区的至少一部分的上表面上形成有绝缘层。在绝缘层内，沿着从有源区朝向半导体基板的端面的方向以隔开间隔的方式而配置有多个浮置电极，所述浮置电极在半导体基板的厚度方向上的宽度大于从有源区朝向半导体基板的端面的方向上的宽度。
在该半导体装置中，各浮置电极在半导体基板的厚度方向上较长地延伸。此外，各浮置电极在从有源区朝向半导体基板的端面的方向上以隔开间隔的方式而配置。所以，各浮置电极的宽幅面在从有源区朝向半导体基板的端面的方向上相互对置。因此，由各浮置电极构成的电容器的电容较高。即，以一层量的浮置电极就能够确保较高的电容。所以，该半导体装置能够有效地抑制外来电荷的电场的影响。此外，由于浮置电极为一层，因此能够效率地制造该半导体装置。
此外，本说明书提供一种半导体装置的制造方法。该制造方法包括：在半导体基板中的形成有半导体元件的有源区与成为半导体装置的端面的位置之间的***区上形成绝缘层的工序；在绝缘层上，沿着从有源区朝向成为半导体装置的端面的位置的方向以隔开间隔的方式而形成多个沟槽的工序，所述沟槽的半导体基板的厚度方向上的宽度大于从有源区朝向成为半导体基板的端面的位置的方向上的宽度；在绝缘层上形成金属层的工序；在不对沟槽的上部的金属层进行掩蔽的状态下，以在各个沟槽内留有金属层并且各个沟槽内的金属层被相互分离的方式对金属层进行蚀刻的工序。
在绝缘层上形成金属层的工序中，还在沟槽内形成金属层。在对金属层进行蚀刻的工序中，去除沟槽的外侧的金属层，而使金属层残留在沟槽内。由此，各沟槽内的金属层被相互分离。在蚀刻时，由于沟槽的宽度狭窄，因此沟槽内的金属层的蚀刻速度极为缓慢。因此，能够容易地使金属层残留在沟槽内。残留在沟槽内的多个金属层成为多个浮置电极，所述浮置电极在半导体基板的厚度方向上的宽度大于从有源区朝向半导体基板的端面的方向上的宽度，并且沿着从有源区朝向半导体基板的端面的方向以隔开间隔的方式而配置。所以，根据该制造方法，能够制造出具有不易受电荷的影响的***区的半导体装置。此外，在该制造方法中，仅形成一层量的浮置电极即可，并且，能够容易地形成如上所述的浮置电极。所以，根据该制造方法，能够效率地制造半导体装置。
附图说明
图1为半导体装置10的纵剖视图。
图2为表示从上表面侧观察半导体装置10时的有源区20、***区50及沟槽电极40a～40c的配置图。
图3为表示半导体装置10的制造工序的半导体晶片的纵剖视图。
图4为表示半导体装置10的制造工序的半导体晶片的纵剖视图。
图5为表示半导体装置10的制造工序的半导体晶片的纵剖视图。
图6为表示半导体装置10的制造工序的半导体晶片的纵剖视图。
图7为表示半导体装置10的制造工序的半导体晶片的纵剖视图。
图8为表示半导体装置10的制造工序的半导体晶片的纵剖视图。
图9为改变例的半导体装置的纵剖视图。
图10为改变例的半导体装置的与图2相对应的图。
图11为改变例的半导体装置的与图2相对应的图。
图12为实施例2的半导体装置10a的纵剖视图。
图13为实施例2的半导体装置10a的俯视图。
图14为实施例2的改变例的半导体装置的***区50的局部放大图。
图15为实施例2的另外的改变例的半导体装置的***区50的局部放大图。
图16为实施例2的另外的改变例的半导体装置的***区50的局部放大图。
图17为实施例2的另外的改变例的半导体装置的***区50的局部放大图。
图18为实施例3的半导体装置10b的纵剖视图。
图19为实施例3的改变例的半导体装置的***区50的局部放大图。
图20为实施例3的另外的改变例的半导体装置的***区50的局部放大图。
图21实施例3的另外的改变例的半导体装置的***区50的局部放大图。
图22实施例3的另外的改变例的半导体装置的***区50的局部放大图。
图23实施例3的另外的改变例的半导体装置的***区50的局部放大图。
具体实施方式
先列举以下所要说明的实施例的主要特征。另外，以下所记载的技术要素为各自独立的技术要素，通过单独或者各种组合来发挥技术上的有用性，且并不限定于申请时权利要求所记载的组合。
在本说明书所公开的半导体装置中，被配置在绝缘层内的浮置电极可以露出于绝缘层的上表面或者下表面中的至少一个面。在浮置电极露出于绝缘层的上表面的情况下，由于可以不将浮置电极埋设在绝缘层内，因此能够容易地形成浮置电极。在浮置电极露出于绝缘层的下表面的情况下，能够物理性地阻挡外来电荷向绝缘层的下表面侧移动的情况。
在本说明书所公开的半导体装置中，在用与半导体基板的厚度方向正交的平面切断绝缘层而得到的任意截面中，在从有源区朝向半导体基板的端面的任意直线上至少存在有一个浮置电极。根据该结构，能够抑制外来电荷向绝缘层内移动的情况，从而能够抑制产生外来电荷的局部的集中的情况。
在本说明书所公开的半导体装置中，浮置电极既可以露出于绝缘层的上表面，也可以露出于绝缘层的下表面。根据该结构，可防止在形成浮置电极时半导体区被蚀刻的情况。
在本说明书所公开的半导体装置中，浮置电极可以露出于绝缘层的上表面以及下表面。根据该结构，由于绝缘层内邻接的浮置电极间的区域在从有源区朝向半导体基板的端面的方向上成为封闭空间，因此外来电荷以及存在于绝缘层内的可动离子只能在此封闭空间内移动。即，能够物理性地阻挡外来电荷以及可动离子的移动。
在本说明书公开的半导体装置中，可以采用如下方式，即，被配置在绝缘层内的多个浮置电极具有露出于绝缘层的上表面的第一浮置电极，和露出于绝缘层的下表面的第二浮置电极，并且第一浮置电极与第二浮置电极被交替地配置。根据该结构，第一浮置电极与第二浮置电极的宽幅面相对置。因此，由于由第一浮置电极与第二浮置电极构成的电容器的电容增高，因此积蓄于各电容器中的电荷量增多。所以，能够有效地抑制外来电荷或可动离子的电场的影响。
在本说明书所公开的半导体装置中，在用与浮置电极的长度方向正交的平面切断浮置电极而得到的截面中，浮置电极的下表面与侧面的拐角部可以呈曲线状。一般地，在浮置电极的上述截面中的拐角部呈大致直角(即，截面呈矩形形状)的情况下，在该大致直角的拐角部处电场容易集中。因此，通过将拐角部设为曲线状，从而向拐角部的电场集中被抑制，由此能够有效地抑制耐压的降低。
此外，在本说明书所公开的制造方法中，优选为，在形成绝缘层的工序中，还在有源区上形成绝缘层。此外，该制造方法优选为，在形成金属层的工序之前，还具有在有源区上的绝缘层上形成接触孔的工序。此外，优选为，在形成金属层的工序中，还在接触孔内形成金属层，对金属层进行蚀刻的工序是在对接触孔的上部的金属层进行了掩蔽的状态下实施的。根据此种结构，通过上述的金属层，不仅能够形成浮置电极，还能够形成经由接触孔而与有源区导通的电极。所以，能够更效率地制造半导体装置。
本说明书所公开的制造方法可以通过共同的蚀刻来实施形成沟槽的工序与形成接触孔的工序。根据这种结构，能够更有效地制造半导体装置。
实施例1
图1所示的半导体装置10通过半导体基板12、被形成在半导体基板12的上表面以及下表面上的电极、绝缘层等而构成。半导体基板12具有有源区20与***区50。在有源区20内形成有绝缘栅双极性晶体管。在从上表面侧观察半导体基板12时，有源区20被形成在半导体基板12的大致中央部处。***区50为，有源区20与半导体基板12的端面(外周面)12a之间的区域。所以，在从上方俯视半导体基板12时，有源区20被***区50包围。
在有源区20的上表面上形成有沟槽。沟槽的内表面被栅绝缘膜覆盖。在沟槽内，形成栅电极28。栅电极28的上表面被绝缘层58覆盖。在有源区20的上表面上形成有发射极22。发射极22通过绝缘层58而与栅电极28绝缘。在半导体基板12的下表面上形成有集电极34。
在有源区20内，形成有n型的发射区24、p型的体区26、n型的漂移区30、p型的集电区32。发射区24被形成在露出于半导体基板12的上表面的范围内。发射区24被形成在与栅绝缘膜相接的范围内。发射区24相对于发射极22而被欧姆连接。体区26被形成在发射区24的侧方以及发射区24的下侧。体区26在发射区24的下侧与栅绝缘膜相接。两个发射区24之间的体区26的p型杂质浓度高，并且两个发射区24之间的体区26相对于发射极22而被欧姆连接。漂移区30被形成在体区26的下侧。漂移区30通体区26而与发射区24分离。漂移区30与沟槽的下端部的栅绝缘膜相连。集电区32被形成在漂移区30的下侧。集电区32的p型杂质浓度较高，并且集电区32相对于集电极34而被欧姆连接。通过上述的各电极以及各半导体区，从而在有源区20内形成了绝缘栅双极性晶体管。
在***区50内，形成有深p型区52、降低表面电场(RESURF)区56以及端部n型区62。深p型区52位于有源区20与***区50的边界处。深p型区52被形成在露出于半导体基板12的上表面的范围内。深p型区52与体区26相接。深p型区52被形成至比有源区20内的栅电极28更深的深度。深p型区52高浓度地含有p型杂质，并且相对于形成在深p型区52上的电极22、54而被欧姆连接。降低表面电场区56与深p型区52邻接。降低表面电场区56被形成在露出于半导体基板12的上表面的范围内。降低表面电场区56被形成在浅于深p型区52的范围内。降低表面电场区56的p型杂质浓度低于深p型区52。此外，降低表面电场区56的p型杂质浓度低于端部n型区62的n型杂质浓度。端部n型区62被形成在露出于半导体基板12的端面12a且露出于半导体基板12的上表面的范围内。端部n型区62较高浓度地含有n型杂质，并且相对于形成在端部n型区62上的电极64而被欧姆连接。在深p型区52、降低表面电场区56以及端部n型区62的下侧形成有上述的漂移区30。即，漂移区30从有源区20扩展至***区50。此外，漂移区30也存在于降低表面电场区56与端部n型区62之间的范围内，并且在该范围内露出于半导体基板12的上表面。在以下，将降低表面电场区56与端部n型区62之间的漂移区30称为周边漂移区30a。漂移区30的n型杂质浓度低于深p型区52的p型杂质浓度，并且也低于端部n型区62的n型杂质浓度。在***区50内，也在漂移区30的下侧形成有集电区32。
在***区50上，形成绝缘层58、绝缘层60、多个沟槽电极40(40a～40c)。另外，在图1中，考虑到图的直观性，而将绝缘层58图示得比实际厚。绝缘层58被形成在与半导体基板12的上表面相接的范围内。绝缘层58由二氧化硅构成。绝缘层58覆盖降低表面电场区56与周边漂移区30a的上表面。此外，绝缘层58也被形成在其他区域(有源区20内的栅电极28上等)。多个沟槽电极40被形成在绝缘层58内。另外，图1的截面为，沿着从有源区20朝向半导体基板12的端面12a的方向(即，X方向)以及半导体基板12的厚度方向(即，Z方向)的截面。在该截面中，各沟槽电极40沿着半导体基板12的厚度方向延伸。即，各沟槽电极40的Z方向上的宽度大于X方向上的宽度。此外，如图2所示，从上表面侧观察半导体基板12时，各沟槽电极40以沿着半导体基板12的端面12a延伸并绕有源区20一周的方式而形成。沟槽电极40沿着从有源区20朝向半导体基板12的端面12a的方向以隔开间隔的方式而配置。所以，各沟槽电极40的宽幅面与另外的沟槽电极40的宽幅面相对置。因此，各沟槽电极40之间的电容(即，由邻接的一对沟槽电极40构成的电容器的电容)较大。各沟槽电极40以空出大致均等的间隔的方式而配置。各沟槽电极40相互被电分离。如图1所示，最靠有源区20侧的沟槽电极40a被连接于电极54。最靠端面12a侧的沟槽电极40c被连接于电极64。另外的沟槽电极40b不与另外的电极相连接。因此，各沟槽电极40b的电位根据其周围的电位分布而变化。即，沟槽电极40b为浮置电极。绝缘层60由氮化硅构成，并覆盖在绝缘层60上以及各电极上。所以，各沟槽电极40的上表面被绝缘层60覆盖。
当有源区20内的绝缘栅双极性晶体管截止时，较高的电压Vce被施加于集电极34与发射极22之间。此时，端部n型区62与集电极34成为大致相同的电位。此外，深p型区52与发射极22为大致相同的电位。所以，在端部n型区62与深p型区52之间，施加有与电压Vce大致相等的电压V1。继而，耗尽层从深p型区52向端部n型区62扩展。降低表面电场区56促进该耗尽层的延伸。因此，耗尽层向降低表面电场区56与周边漂移区30a的大致整个区域扩展。通过如此扩展的耗尽层，从而确保了端部n型区62与深p型区52之间的绝缘性。因此，在绝缘栅双极性晶体管处于截止的状态中，等电位线如图1的虚线所示那样分布在半导体基板12内。
如上所述，沟槽电极40a经由电极54而与深p型区52相连接。此外，沟槽电极40c经由电极64而与端部n型区62相连接。所以，在沟槽电极40a与沟槽电极40c之间，施加有同端部n型区62与深p型区52之间的电压V1大致相等的电压。在沟槽电极40a与沟槽电极40c之间的绝缘层58的内部，存在有多个沟槽电极40b。因此，在这些沟槽电极40之间，施加有将电压V1分割后的电压。由于各沟槽电极40以大致均等的间隔被配置，因此沟槽电极40之间的各电位差相互大致相等。因此，如图1所示，等电位线在***区50内以大致均等的间隔而分布。所以，降低表面电场区56以及周边漂移区30a内的电场被均一化，由此抑制了产生局部的高电场的情况。
此外，如图1所示，在***区50的表面上，有时会附着有外来电荷90(例如，Na、Cu、Cl等的可动离子)。当由于因外来电荷90而产生的电场导致***区50内的电场紊乱时，在***区50内将产生电场集中。但是，本实施例的半导体装置10中，在***区50的表面的绝缘层58内形成有多个沟槽电极40。在由各沟槽电极40构成的各电容器中，通过向这些电容器的电压施加而积蓄有电荷。通过被积蓄在各电容器中的电荷而产生的电场，从而抑制了来自外来电荷90的电场对降低表面电场区56以及周边漂移区30a造成影响的情况。特别是，如上文所述，由于各沟槽电极40以宽幅面彼此相对置的方式而配置，因此上述各电容器的电容较大。因此，各电容器所积蓄的电荷量较大。此外，由于在沟槽电极40间产生的电场，从而外来电荷向一侧的沟槽电极40移动，并被固定于此。因此，更加有效地抑制了来自外来电荷90的电场对降低表面电场区56以及周边漂移区30a造成影响的情况。所以，在该半导体装置10中，能够有效地抑制由于外来电荷90的附着而在***区50内产生局部的高电场的情况。因此，半导体装置10的耐电压特性较为优秀。
接下来，对半导体装置10的制造方法进行说明。在制造半导体装置10时，最初，如图3所示，在n型的半导体晶片的上表面侧形成各半导体层(发射区24、体区26、深p型区52、降低表面电场区56、端部n型区62)、栅电极28以及栅绝缘膜。它们通过现有公知的方法而被形成。
接下来，图4如所示，在半导体晶片的上表面的整个区域上形成绝缘层58(二氧化硅层)。接下来，如图5所示，以在绝缘层58上设置了掩膜74的状态，通过RIE(活性离子蚀刻)或干蚀刻来蚀刻绝缘层58。由此，形成沟槽70(沟槽70a～70c)与接触孔72。另外，沟槽70a为形成有沟槽电极40a的沟槽，沟槽70b为形成有沟槽电极40b的沟槽，沟槽70c为形成有沟槽电极40c的沟槽。沟槽70以不到达半导体层(即，在沟槽70的底面的下侧留有绝缘层58)的方式而形成。接触孔72为，用于将电极22、54、64等连接于半导体层的孔。接触孔72以到达半导体层的方式而形成。沟槽70的宽度比接触孔72狭窄。所以，形成沟槽70的区域中的蚀刻速度低于形成接触孔72的区域中的蚀刻速度。所以，能够以一次蚀刻来形成未到达半导体层的沟槽70与到达半导体层的接触孔72。形成沟槽70与接触孔72后，除去掩膜74。
接下来，通过阴极真空喷镀等，如图6所示，在半导体晶片上形成金属层76。此时，在沟槽70内与接触孔72内也填充有金属层76。此外，在此，通过较厚地形成金属层76，而使金属层76的上表面大致平坦化。
接下来，如图7所示，在应该作为电极22、54、64等而残留的金属层76的表面上形成掩膜78。另外，在此，在沟槽70b上的金属层76的表面上不形成掩膜78。接下来，对金属层76进行蚀刻，从而如图8所示这样对金属层76进行图案形成。由此，形成发射极22、电极54以及电极64。沟槽70a内的金属层76成为沟槽电极40a，沟槽70c内的金属层76成为沟槽电极40c。此外，此时，以未形成掩膜78的范围内的绝缘层58上的金属层76被去除，并且在沟槽70b内留有金属层76的方式来进行蚀刻。由于沟槽70b的宽度狭窄，因此沟槽70b内的蚀刻速度极为缓慢。所以，能够容易地使金属层76残留在沟槽70b内。由此，各沟槽70b内的金属层76被相互分离，而形成了沟槽电极40b。
接下来，在半导体晶片上形成绝缘层60(氮化硅层)。由此，完成半导体装置10的上表面侧的构造。此后，通过现有公知的方法来形成下表面侧的构造(集电区32、集电极34)。此后，通过对半导体晶片进行切割，从而完成图1所示的半导体装置10。
如以上所说明的那样，在该制造方法中，在绝缘层58上形成接触孔72时，同时形成沟槽70。此外，在该制造方法中，通过金属层76而一同形成沟槽电极40及其他的电极。此外，在此制造方法中，在对各电极进行图案形成时，同时使各沟槽70b内的金属层76相互分离而形成沟槽电极40b。如此，根据该制造方法，无需追加用于形成沟槽电极40的特别的工序，便能够形成沟槽电极40。所以，能够极其效率地制造具有沟槽电极40的半导体装置10。
另外，在上述的实施例中，在沟槽电极40的下侧形成二氧化硅的绝缘层58。但是，如图9所示，也可以在沟槽电极40的下侧形成氮化硅的绝缘层68。氮化硅与二氧化硅能够选择性地进行蚀刻。因此，在二氧化硅的绝缘层58上形成沟槽70的工序中，在沟槽70到达氮化硅的绝缘层68时便无法继续蚀刻。所以，能够防止沟槽70形成得比预想的要深的情况。根据该结构，蚀刻时间的管理变得更为容易。
此外，在上述的实施例中，如图2所示，沟槽电极40沿着端面12a而较长地延伸。但是，沟槽电极40也可以如图10所示那样，以虚线状延伸。此外，沟槽电极40也可以如图11所示那样，被形成为点状。即，只要在***区50的至少一部分中，得到如图1所示的截面构造，便能够获得实施例的技术的有益效果。
此外，虽然在上述的实施例中，在有源区内形成了绝缘栅双极性晶体管，但也可以在有源区内形成如MOS－FET或二极管等其他的半导体元件。
实施例2
使用图12、13对实施例2的半导体装置10a进行说明。实施例2的半导体装置10a对实施例1的半导体装置10的一部分进行了变更。所以，在此，对与实施例1的半导体装置10的不同点进行说明。另外，对于与实施例1的半导体装置10相同的部件，使用相同的符号，并省略其详细的说明。
图12的截面为，沿着从有源区20朝向半导体基板12的端面12a的方向(即，X方向)以及半导体基板12的厚度方向(即，Z方向)的截面。在***区50上，形成有绝缘层58、绝缘层60、多个沟槽电极41(41a～41c)。沟槽电极41能够由导电材料(例如，多晶硅等)形成。在图12的截面中，各沟槽电极41沿着半导体基板12的厚度方向延伸。即，各沟槽电极41的Z方向上的宽度大于X方向上的宽度。此外，X方向上的宽度在各沟槽电极41中大致相等。各沟槽电极41露出于绝缘层58的上表面以及下表面。本实施例中，沟槽电极41a、41c的上部分别位于覆盖绝缘层58的上表面的一部分的电极54、64内，沟槽电极41b的上部位于被形成在绝缘层58的上表面以及电极54、64的上表面上的绝缘层60内。另一方面，沟槽电极41的下部位于半导体层内。即，各沟槽电极41以在Z方向上贯穿绝缘层58的方式而形成。
此外，如图13所示，从上表面侧观察半导体基板12时，各沟槽电极41以沿着半导体基板12的端面12a延伸并绕有源区20一周的方式而形成。在用与沟槽电极41的长度方向(即，绕有源区20一周的方向)正交的平面(例如，YZ平面或者ZX平面)进行切断而得到的截面的形状(即，如图12所示的沟槽电极41的形状)中，沟槽电极41的上表面与侧面的拐角部，以及沟槽电极41的下表面与侧面的拐角部呈曲线状。换言之，沟槽电极41的截面呈矩形的4个角的拐角部带有圆弧的形状。另外，需要留意的是，在从上表面侧观察半导体基板12时，于沟槽电极41在矩形形状的有源区20的拐角部C1～C4处带有弧状而弯曲的位置上，上述的所谓的“与长度方向正交的平面”是指，“与沟槽电极41上的该位置处的切线正交的平面”。例如，包括在切点P处与切点P上的切线TL正交的直线L在内并在Z方向上延伸的平面相当于“与长度方向正交的平面”的一个示例。沟槽电极41沿着图12的X方向以隔开大致均等的间隔的方式而配置。所以，当用与半导体基板12的厚度方向正交的平面(即，XY平面)切断绝缘层58时，在从有源区20朝向半导体基板12的端面12a的任意直线上，存在有至少一个沟槽电极41。各沟槽电极41相互被电分离。如图12所示，最靠有源区20侧的沟槽电极41a与电极54相连接。最靠端面12a侧的沟槽电极41c与电极64相连接。另外的沟槽电极41b不与另外的电极相连接。因此，各沟槽电极41b的电位根据其周围的电位分布而变化。即，沟槽电极41b为浮置电极。各沟槽电极41b的上表面被绝缘层60覆盖。
实施例2的半导体装置10a获得与实施例1的半导体装置10相同的作用效果。而且，在实施例2的半导体装置10a中，沟槽电极41以在Z方向上贯穿绝缘层58的方式而形成。即，在绝缘层58内，邻接的沟槽电极41间的区域在图12的X方向上成为封闭空间。因此，外来电荷以及预先存在于绝缘层58内的可动离子只能在该封闭空间内移动。如此，沟槽电极41物理性地阻挡外来电荷以及可动离子的移动。由此，能够抑制外来电荷或可动离子通过热量或者施加电压被驱动，而在绝缘层58内向有源区20侧进行移动从而产生局部的高电场的情况。所以，半导体装置10a能够确保优异的耐压特性。另外，不言而喻，本实施例的沟槽电极41不仅能够物理性地阻挡外来电荷以及可动离子的移动，通过在邻接的沟槽电极41间形成电容器，并利用电容器间的电场来使外来电荷以及可动离子向电容器的一方移动并固定，从而也能够抑制局部的高电场的产生。此外，本实施例中，由于将沟槽电极41的拐角部设为曲线状，因此能够抑制在拐角部处产生电场集中的情况，由此能够抑制初始耐压的降低。而且，由于本实施例的沟槽电极41以从绝缘层58的上表面以及下表面突出的方式而形成，因此与沟槽电极41被埋设在绝缘层58中的情况相比，能够容易地进行制造。另外，在由多晶硅形成沟槽电极41的情况下，是用与半导体装置10a的其他的部分(例如，栅电极28等)相同的材料而形成。因此，无需准备新的沟槽电极用的材料，从而能够抑制制造成本的上升。
接下来，参照图14～17对实施例2的改变例1～改变例4进行说明。改变例1～改变例4的半导体装置对实施例2的半导体装置10a的***区50的构造进行了变更。所以，图14～17仅图示了***区50，并对与实施例2的半导体装置10a的不同点进行说明。另外，对于与实施例2的半导体装置10a相同的部件，使用相同的符号，并省略其详细的说明。
(改变例1)
如图14所示，改变例1的沟槽电极42(42a～42c)在X方向上的宽度分别不同这一点上与实施例2的沟槽电极41不同。另外，沟槽电极42以邻接的沟槽电极42的对置的面彼此间的间隔大致均等的方式而配置。根据该结构，改变例1的半导体装置也具有与实施例2的半导体装置10a相同的作用效果。
(改变例2)
如图15所示，改变例2的半导体装置在于绝缘层58的上表面上形成有多个电极74这一点上与实施例2的半导体装置10a不同。电极74被形成在绝缘层58的上表面上，并以不与从绝缘层58的上表面突出的沟槽电极41接触的方式而配置。由此，邻接的电极74彼此也形成电容器。根据该结构，能够在物理性地抑制外来电荷附着在绝缘层58的上表面上的情况的同时，通过由电极74形成的电容器，而电气性地抑制外来电荷进入绝缘层58内的情况。所以，能够进一步抑制由外来电荷引起的耐压的降低。另外，虽然电极74例如由与形成电极54、64的金属相同的金属(例如，铝)而形成，但形成电极74的物质并不限于此。例如，电极74也可以由多晶硅形成。
(改变例3)
如图16所示，改变例3的半导体装置在于绝缘层58的上表面上形成有半导电性的氮化硅膜(所谓的SInSiN膜)78这一点上与实施例2的半导体装置10a不同。半导电性氮化硅膜78位于电极54与电极64之间，并以在与绝缘层58的上表面接触的同时，与电极54的一个侧面的至少一部分以及电极64的一个侧面的至少一部分相接触的方式而形成。即，半导电性氮化硅膜78以覆盖沟槽电极41b的方式而形成，并与电极54、64相连接。根据该结构，能够抑制外来电荷附着在绝缘层58的上表面上的情况，从而能够抑制因外来电荷而引起的耐压的降低。
(改变例4)
如图17所示，改变例4的半导体装置在于沟槽电极41的下部形成有多个p型扩散层80这一点上与实施例2的半导体装置10a不同。p型扩散层80被形成在露出于降低表面电场区56以及周边漂移区30a的沟槽电极41a、41b的下部。即，p型扩散层80为被形成在露出于端部n型区62的沟槽电极41c的下部。p型扩散层80的杂质浓度高于降低表面电场区56的p型杂质浓度。根据该结构，电力线绕开多个p型扩散层80而向表面侧贯穿。因此，沟槽电极41a、41b的下端的拐角部既可以为曲线状，也可以为例如大致直角。
实施例3
接下来，使用图18对实施例3的半导体装置10b进行说明。实施例3的半导体装置10b对实施例2的半导体装置10a的一部分进行了变更。所以在此，对与实施例2的半导体装置10a的不同点进行说明。另外，对于与实施例2的半导体装置10a相同的部件使用相同的符号，并省略其详细的说明。
图18的截面与图12同样地，为沿着半导体基板12的厚度方向(即，Z方向)的截面。在***区50上形成有绝缘层58、绝缘层60、多个沟槽电极43(43a～43c)。各沟槽电极43的Z方向上的宽度大于X方向上的宽度。此外，X方向上的宽度在各沟槽电极43中相同。沟槽电极43具有上端露出于绝缘层58的上表面的上侧沟槽电极43a1～43c1，和下端露出于绝缘层58的下表面的下侧沟槽电极43b2。上侧沟槽电极43a1～43c1的下端位于绝缘层58内，下侧沟槽电极43b2的上端位于绝缘层58内。上侧沟槽电极43a1～43c1及下侧沟槽电极43b2在X方向上交替地配置。多个上侧沟槽电极43a1～43c1以及下侧沟槽电极43b2以满足以下条件的方式而被形成。即，在用与半导体基板12的厚度方向正交的平面切断绝缘层58而得到的任意截面中，在从有源区20朝向半导体基板12的端面12a的方向上的任意直线上，至少存在有一个沟槽电极43。换言之，不会出现在上述的任意截面中不存在沟槽电极43的情况。上侧沟槽电极43a1～43c1与“第一浮置电极”的一个示例相当，下侧沟槽电极43b2与“第二浮置电极”的一个示例相当。
此外，用与沟槽电极43的长度方向(即，绕有源区20一周的方向)正交的平面进行切断而得到的截面的形状(即，图18所示的沟槽电极43的形状)与沟槽电极41同样地，沟槽电极43的上表面与侧面的拐角部以及沟槽电极43的下表面与侧面的拐角部呈曲线状。沟槽电极43沿着图18的X方向，以隔开大致均等的间隔的方式而配置。各沟槽电极43相互被电分离。如图18所示，最靠有源区20侧的上侧沟槽电极43a1与电极54相连接。最靠端面12a侧的上侧沟槽电极43c1与电极64相连接。另外的沟槽电极43b1、43b2不与另外的电极相连接。即，沟槽电极43b1、43b2为浮置电极。上侧沟槽电极43a1～43c1的上表面被绝缘层60覆盖。
实施例3的半导体装置10b获得与实施例1的半导体装置10相同的作用效果。而且，在实施例3的半导体装置10b中，上侧沟槽电极43a1～43c1与下侧沟槽电极43b2交替地配置。即，上侧沟槽电极43a1～43c1与下侧沟槽电极43b2的宽幅面互相对置。因此，由上侧沟槽电极43a1～43c1与下侧沟槽电极43b2构成的电容器的电容增高，从而积蓄在各电容器中的电荷量增多。此外，通过在沟槽电极43间产生的电场，从而外来电荷向沟槽电极43的一方移动并被固定于此。所以，能够有效地抑制外来电荷或者可动离子的电场的影响。
接下来，参照图19～图23对实施例3的改变例1～改变例5进行说明。改变例1～改变例5的半导体装置对实施例3的半导体装置10b的***区50的构造进行了变更。所以，图19～图23只图示***区50，并对与实施例3的半导体装置10b的不同点进行说明。另外，对于与实施例3的半导体装置10b相同的部件使用相同的符号，并省略其详细的说明。
(改变例1)
如图19所示，改变例1的沟槽电极44(44a1～44c1、44b2)在X方向上的宽度分别不相等这一点上与实施例3的沟槽电极43不同。在该情况下，沟槽电极44也以邻接的沟槽电极44的对置的面彼此间的间隔大致均等的方式而配置。根据该结构，能够获得与实施例3的半导体装置10b相同的作用效果。
(改变例2)
如图20所示，改变例2的沟槽电极45(45a1～45c1、45b2)在Z方向上的宽度分别不相等这一点上与实施例3的沟槽电极43不同。另外，各沟槽电极43的上端或下端中的至少一方分别露出于绝缘层58的上表面或者下表面。根据该结构，也能够获得与实施例3的半导体装置10b相同的作用效果。
(改变例3)
如图21所示，改变例3的半导体装置在于绝缘层58的上表面上形成有多个电极82这一点上与实施例3的半导体装置10b不同。电极82以不与从绝缘层58的上表面突出的上侧沟槽电极43接触的方式而形成。由此，邻接的电极82彼此形成电容器。根据该构成，能够物理性地抑制外来电荷附着在绝缘层58的上表面上的情况，并且能够通过由电极82形成的电容器，而在电气上抑制外来电荷进入绝缘层58内的情况。所以，能够抑制因外来电荷而引起的耐压的降低。另外，虽然电极82由例如铝或多晶硅等形成，但形成电极82的物质并不限于此。
(改变例4)
如图22所示，改变例4的半导体装置在于绝缘层58的上表面上形成有半导电性的氮化硅膜(所谓的SInSiN膜)86这一点上与实施例3的半导体装置10b不同。半导电性氮化硅膜86与图16所示的改变例同样地，位于电极54与电极64之间，并以覆盖上侧沟槽电极43b1的方式而形成。根据该结构，能够抑制外来电荷附着在绝缘层58的上表面上的情况，从而能够抑制因外来电荷而引起的耐压的降低。
(改变例5)
如图23所示，改变例5的半导体装置在于下侧沟槽电极43b2的下部形成有多个p型扩散层88这一点上与实施例3的半导体装置10b不同。p型扩散层88被形成在露出于降低表面电场区56以及周边漂移区30a的下侧沟槽电极43b2的下部。p型扩散层88的杂质浓度高于降低表面电场区56的p型杂质浓度。根据该结构，电力线绕过多个p型扩散层80而向表面侧贯穿。因此，沟槽电极43b2的下端的拐角部也可以为曲线状。
以上，虽然对本发明的具体示例进行了详细说明，但这些仅为示例，并不限定权利要求书的范围。在权利要求书所记载的技术中，包含对以上所例示的具体示例进行的各种变形及变更。
例如，虽然在实施例2、3中，Z方向上的沟槽电极的截面的拐角部均呈曲线状，但优选为，露出于绝缘层58的下表面的沟槽电极的至少下端的拐角部为曲线状。即，露出于绝缘层58的上表面的沟槽电极的上端的拐角部以及位于绝缘层58内的沟槽电极的拐角部的形状并不限于曲线状，也可以为例如大致直角。
在本说明书或者附图中所说明的技术要素通过单独或者各种的组合而发挥技术上的有用性，并不限定于申请时权利要求所记载的组合。此外，在本说明书或者附图中所例示的技术同时达成多个目的，并且达成其中一个目的本身便具有技术上的有用性。

Claims (7)

1.一种半导体装置，其具有半导体基板，其中，
半导体基板具有：
有源区，其上形成有半导体元件；
有源区与半导体基板的端面之间的***区，
在***区的至少一部分上，在面对半导体基板的上表面的范围内形成有降低表面电场区，
在***区的至少一部分的上表面上形成有绝缘层，
在绝缘层内，沿着从有源区朝向半导体基板的端面的方向以隔开间隔的方式而配置有多个浮置电极，所述浮置电极的半导体基板的厚度方向上的宽度大于从有源区朝向半导体基板的端面的方向上的宽度，
在用与所述厚度方向正交的平面切断所述绝缘层而得到的任意截面中，在从有源区朝向半导体基板的端面的任意直线上至少存在有一个浮置电极，
在用与浮置电极的长度方向正交的平面切断浮置电极而得到的截面中，浮置电极的下表面与侧面的拐角部呈曲线状。
2.如权利要求1所述的半导体装置，其特征在于，
被配置在绝缘层内的浮置电极的端部露出于所述绝缘层的上表面或下表面中的至少一个面。
3.如权利要求1或2所述的半导体装置，其特征在于，
浮置电极露出于所述绝缘层的上表面以及下表面。
4.如权利要求1或2所述的半导体装置，其特征在于，
被配置在绝缘层内的多个浮置电极具有端部露出于所述绝缘层的上表面的第一浮置电极和端部露出于所述绝缘层的下表面的第二浮置电极，并且第一浮置电极与第二浮置电极被交替地配置。
5.一种半导体装置的制造方法，包括：
在半导体基板中的形成有半导体元件的有源区与成为半导体基板的端面的位置之间的***区上形成绝缘层的工序；
在绝缘层上，沿着从有源区朝向成为半导体基板的端面的位置的方向以隔开间隔的方式而形成多个沟槽的工序，所述沟槽的半导体基板的厚度方向上的宽度大于从有源区朝向成为半导体基板的端面的位置的方向上的宽度；
在绝缘层上形成金属层的工序；
在不对沟槽的上部的金属层进行掩蔽的状态下，以在各个沟槽内留有金属层并且各个沟槽内的金属层被相互分离的方式对金属层进行蚀刻的工序。
6.如权利要求5所述的半导体装置的制造方法，其中，
在形成绝缘层的工序中，还在有源区上形成绝缘层，
在形成金属层的工序之前，还具有在有源区上的绝缘层上形成接触孔的工序，
在形成金属层的工序中，还在接触孔内形成金属层，
对金属层进行蚀刻的工序是在对接触孔的上部的金属层进行了掩蔽的状态下实施的。
7.如权利要求6所述的半导体装置的制造方法，其中，
通过共同的蚀刻来实施形成沟槽的工序和形成接触孔的工序。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101604234B1 (ko) * 2012-03-05 2016-03-17 미쓰비시덴키 가부시키가이샤 반도체장치
CN104995736B (zh) 2013-02-15 2018-03-30 丰田自动车株式会社 半导体装置及其制造方法
JP2014204038A (ja) * 2013-04-08 2014-10-27 三菱電機株式会社 半導体装置及びその製造方法
JP6277623B2 (ja) * 2013-08-01 2018-02-14 住友電気工業株式会社 ワイドバンドギャップ半導体装置
KR20150030799A (ko) * 2013-09-12 2015-03-23 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
WO2015040675A1 (ja) * 2013-09-17 2015-03-26 株式会社日立製作所 半導体装置、電力変換装置、鉄道車両、および半導体装置の製造方法
JP6340200B2 (ja) * 2014-01-27 2018-06-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102014005879B4 (de) 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
US9553184B2 (en) * 2014-08-29 2017-01-24 Nxp Usa, Inc. Edge termination for trench gate FET
US9397213B2 (en) 2014-08-29 2016-07-19 Freescale Semiconductor, Inc. Trench gate FET with self-aligned source contact
CN105990408A (zh) 2015-02-02 2016-10-05 无锡华润上华半导体有限公司 横向绝缘栅双极型晶体管
JP6363540B2 (ja) * 2015-03-16 2018-07-25 株式会社東芝 半導体装置
US9680003B2 (en) 2015-03-27 2017-06-13 Nxp Usa, Inc. Trench MOSFET shield poly contact
US9806186B2 (en) * 2015-10-02 2017-10-31 D3 Semiconductor LLC Termination region architecture for vertical power transistors
CN105762181A (zh) * 2016-03-04 2016-07-13 李思敏 一种多晶硅发射极晶体管及其制造方法
JP6588363B2 (ja) * 2016-03-09 2019-10-09 トヨタ自動車株式会社 スイッチング素子
JP6841634B2 (ja) 2016-11-08 2021-03-10 ローム株式会社 電子部品
JP6804379B2 (ja) 2017-04-24 2020-12-23 三菱電機株式会社 半導体装置
CN110571153B (zh) * 2018-06-05 2023-02-21 比亚迪半导体股份有限公司 半导体功率器件及其终端区的制备方法
JP2020105590A (ja) * 2018-12-27 2020-07-09 キオクシア株式会社 基板処理装置および基板処理方法
JP7335190B2 (ja) * 2020-03-23 2023-08-29 株式会社東芝 半導体装置
US11538934B2 (en) * 2021-01-12 2022-12-27 Sanken Electric Co., Ltd. Semiconductor device having a group of trenches in an active region and a mesa portion
US11777027B2 (en) * 2021-06-29 2023-10-03 Sanken Electric Co., Ltd. Semiconductor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101414635A (zh) * 2008-12-01 2009-04-22 西安电子科技大学 凹槽绝缘栅型栅-漏复合场板功率器件及其制作方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5607718A (en) * 1993-03-26 1997-03-04 Kabushiki Kaisha Toshiba Polishing method and polishing apparatus
JPH09283754A (ja) * 1996-04-16 1997-10-31 Toshiba Corp 高耐圧半導体装置
JP3958404B2 (ja) * 1997-06-06 2007-08-15 三菱電機株式会社 横型高耐圧素子を有する半導体装置
JP3850146B2 (ja) * 1998-07-07 2006-11-29 三菱電機株式会社 分離構造とその分離構造を備える半導体装置
JP2001111034A (ja) * 1999-10-07 2001-04-20 Fuji Electric Co Ltd プレーナ型半導体装置
JP2003188381A (ja) * 2001-12-21 2003-07-04 Denso Corp 半導体装置
JP4731816B2 (ja) 2004-01-26 2011-07-27 三菱電機株式会社 半導体装置
US7368785B2 (en) * 2005-05-25 2008-05-06 United Microelectronics Corp. MOS transistor device structure combining Si-trench and field plate structures for high voltage device
JP5050329B2 (ja) 2005-08-26 2012-10-17 サンケン電気株式会社 トレンチ構造半導体装置及びその製造方法
JP2007123570A (ja) * 2005-10-28 2007-05-17 Toyota Industries Corp 半導体装置
JP2008187125A (ja) * 2007-01-31 2008-08-14 Toshiba Corp 半導体装置
JP2008227474A (ja) * 2007-02-13 2008-09-25 Toshiba Corp 半導体装置
JP5315638B2 (ja) 2007-07-24 2013-10-16 サンケン電気株式会社 半導体装置
JP5358963B2 (ja) * 2008-02-04 2013-12-04 富士電機株式会社 半導体装置およびその製造方法
CN102177587B (zh) * 2008-12-10 2013-08-14 丰田自动车株式会社 半导体装置
JP5391447B2 (ja) 2009-04-06 2014-01-15 三菱電機株式会社 半導体装置およびその製造方法
JP5376365B2 (ja) * 2009-04-16 2013-12-25 三菱電機株式会社 半導体装置
JP5748188B2 (ja) * 2009-09-29 2015-07-15 富士電機株式会社 半導体装置
JP5543758B2 (ja) * 2009-11-19 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置
JP2011159903A (ja) * 2010-02-03 2011-08-18 Rohm Co Ltd 半導体装置
CN102214689B (zh) 2010-04-06 2012-11-07 上海华虹Nec电子有限公司 超级结器件的终端保护结构及其制造方法
JP5269852B2 (ja) * 2010-10-04 2013-08-21 三菱電機株式会社 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101414635A (zh) * 2008-12-01 2009-04-22 西安电子科技大学 凹槽绝缘栅型栅-漏复合场板功率器件及其制作方法

Also Published As

Publication number Publication date
EP2804214B1 (en) 2021-02-24
JPWO2013105350A1 (ja) 2015-05-11
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EP2804214A1 (en) 2014-11-19
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