CN104022147B - 一种瞬态电压抑制半导体器件 - Google Patents

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Abstract

本发明公开了一种瞬态电压抑制半导体器件，包括上台体、与上台体底面面接触的中台体和与中台体底面面接触的下台体，上台体和与下台体各自的外侧面均为斜面，此上台体包括第一轻掺杂N型区、第一重掺杂N型区，所述中台体从上至下依次为第一轻掺杂P型区、重掺杂P型区和第二轻掺杂P型区，此下台体包括第二轻掺杂N型区、第二重掺杂N型区；第一PN结接触面的中央区域具有中心上凸面，所述第一PN结接触面的边缘区域具有边缘下凹面，此边缘下凹面位于中心上凸面两侧。本发明降低漏电流中来自表面的漏电流，大大降低整个器件的反向漏电流，且提高了器件耐高温性能，降低了在边缘处电场强度梯度，从而提高了器件耐压性能。

Description

一种瞬态电压抑制半导体器件
技术领域
本发明涉及一种半导体器件，具体涉及一种瞬态电压抑制半导体器件。
背景技术
瞬态电压抑制半导体器件TVS可确保电路及电子元器件免受静电、浪涌脉冲损伤，甚至失效。一般TVS并联于被保护电路两端，处于待机状态。当电路两端受到瞬态脉冲或浪涌电流冲击，并且脉冲幅度超过TVS的击穿电压时，TVS能以极快的速度把两端的阻抗由高阻抗变为低阻抗实现导通，并吸收瞬态脉冲。在此状态下，其两端的电压基本不随电流值变化，从而把它两端的电压箝位在一个预定的数值，该值约为击穿电压的1.3～1.6倍，以而保护后面的电路元件不受瞬态脉冲的影响。
发明内容
针对上述存在的技术问题，本发明的目的是：提出了一种瞬态电压抑制半导体器件，该瞬态电压抑制半导体器件降低漏电流中来自表面的漏电流，大大降低整个器件的反向漏电流，且提高了器件耐高温性能，降低了在边缘处电场强度梯度，从而提高了器件耐压性能。
本发明的技术解决方案是这样实现的：一种瞬态电压抑制半导体器件，包括上台体、与上台体底面面接触的中台体和与中台体底面面接触的下台体，所述上台体和与下台体各自的外侧面均为斜面，此上台体包括第一轻掺杂N型区、第一重掺杂N型区，所述中台体从上至下依次为第一轻掺杂P型区、重掺杂P型区和第二轻掺杂P型区，此下台体包括第二轻掺杂N型区、第二重掺杂N型区；所述第一重掺杂N型区、第一轻掺杂N型区接触并位于其正上方，所述第二重掺杂N型区、第二轻掺杂N型区接触并位于其正下方；
所述中台体中第一轻掺杂P型区与上台体的第一轻掺杂N型区接触形成第一PN结接触面，所述中台体中第二轻掺杂P型区与下台体的第二轻掺杂N型区接触形成第二PN结接触面；
一第一钝化保护层覆盖于第一重掺杂N型区上表面的边缘区域和第一重掺杂N型区的侧表面，一第二钝化保护层覆盖于第二重掺杂N型区下表面的边缘区域和第二重掺杂N型区的侧表面，上金属层覆盖于第一重掺杂N型区的中央区域，下金属层覆盖于第二重掺杂N型区的中央区域；
所述第一轻掺杂N型区与第一重掺杂N型区接触的上部区域且位于第一轻掺杂N型区边缘的四周区域具有第一中掺杂N型区，此第一中掺杂N型区的上表面与第一重掺杂N型区的下表面接触，此第一中掺杂N型区的外侧面延伸至上台体外侧面，所述第一轻掺杂P型区与重掺杂P型区接触的下部区域且位于第一轻掺杂P型区边缘的四周区域具有第一中掺杂P型区，此第一中掺杂P型区的下表面与重掺杂P型区的上表面接触，此第一中掺杂P型区的外侧面延伸至中台体外侧面；
所述第二轻掺杂N型区与第二重掺杂N型区接触的下部区域且位于第二轻掺杂N型区边缘的四周区域具有第二中掺杂N型区，此第二中掺杂N型区的下表面与第二重掺杂N型区的上表面接触，此第二中掺杂N型区的外侧面延伸至下台体外侧面，所述第二轻掺杂P型区与重掺杂P型区接触的上部区域且位于第二轻掺杂P型区边缘的四周区域具有第二中掺杂P型区，此第二中掺杂P型区的上表面与重掺杂P型区的下表面接触，此第二中掺杂P型区的外侧面延伸至中台体外侧面；
所述第一PN结接触面的中央区域具有中心上凸面，所述第一PN结接触面的边缘区域具有边缘下凹面，此边缘下凹面位于中心上凸面两侧；所述第二PN结接触面的中央区域具有中心下凹面，所述第二PN结接触面的边缘区域具有边缘上凸面，此边缘上凸面位于中心下凹面两侧。
上述技术方案中的有关内容解释如下：
上述方案中，所述上台体的外侧面和与中台体中第一轻掺杂P型区的外侧面的夹角为135°~155°，所述下台体的外侧面和与中台体中第二轻掺杂P型区的外侧面的夹角为135°~155°。
由于上述技术方案运用，本发明与现有技术相比具有下列优点和效果：
1. 本发明瞬态电压抑制半导体器件，其包括上台体和与上台体底面面接触的下台体，此上台体包括轻掺杂N型区、重掺杂N型区，此下台体包括重掺杂P型区、轻掺杂P型区，轻掺杂N型区与重掺杂N型区接触的上部区域且位于第一轻掺杂N型区边缘的四周区域具有中掺杂N型区，此中掺杂N型区的上表面与重掺杂N型区的下表面接触，此中掺杂N型区的外侧面延伸至上台体外侧面，轻掺杂P型区与重掺杂P型区接触的下部区域且位于轻掺杂P型区边缘的四周区域具有中掺杂P型区，此中掺杂P型区的下表面与重掺杂P型区的上表面接触，此中掺杂P型区的外侧面延伸至下台体外侧面，在低压（10V以下）TVS在隧道击穿模式下，降低漏电流中来自表面的漏电流，大大降低整个器件的反向漏电流，从而进一步降低了功耗，避免了器件的局部温升，提高了电路稳定性和可靠性。
2. 本发明瞬态电压抑制半导体器件，其上台体和与上台体底面面接触的下台体，上台体和与上台体各自的外侧面均为斜面，上台体的外侧面和与下台体的外侧面的夹角为135°~155°，提高了器件耐高温性能，降低了在边缘处电场强度梯度，从而提高了器件耐压性能。
3. 本发明瞬态电压抑制半导体器件，其轻掺杂N型区与重掺杂N型区接触的上部区域且位于第一轻掺杂N型区边缘的四周区域具有中掺杂N型区，轻掺杂P型区与重掺杂P型区接触的下部区域且位于轻掺杂P型区边缘的四周区域具有中掺杂P型区，PN结接触面的中央区域具有上凸面，PN结接触面的边缘区域具有下凹面，此下凹面位于上凸面两侧，提高了有效载流面积，将电场峰值向中心移动提高了电流密度的同时也降低整个器件的反向漏电流，保证了在高温下，能仰制反向电流快速升高。
附图说明
下面结合附图对本发明技术方案作进一步说明：
附图1为本发明瞬态电压抑制半导体器件结构示意图；
以上附图中：1、上台体；2、中台体；3、第一轻掺杂N型区；4、第一重掺杂N型区；5、第二轻掺杂N型区；6、第二重掺杂N型区；7、第一钝化保护层；8、第二钝化保护层；9、上金属层；10、下金属层；11、第一中掺杂N型区；12、第一中掺杂P型区；13、下台体；14、第一轻掺杂P型区；15、重掺杂P型区；16、第二轻掺杂P型区；17、第二中掺杂N型区；18、第二中掺杂P型区；19、中心上凸面；20、边缘下凹面；21、中心下凹面；22、边缘上凸面。
具体实施方式
下面结合附图来说明本发明。
如附图1所示的一种瞬态电压抑制半导体器件，包括上台体1、与上台体1底面面接触的中台体2和与中台体2底面面接触的下台体13，所述上台体1和与下台体13各自的外侧面均为斜面，此上台体1包括第一轻掺杂N型区3、第一重掺杂N型区4，所述中台体2从上至下依次为第一轻掺杂P型区14、重掺杂P型区15和第二轻掺杂P型区16，此下台体2包括第二轻掺杂N型区5、第二重掺杂N型区6；所述第一重掺杂N型区4、第一轻掺杂N型区3接触并位于其正上方，所述第二重掺杂N型区6、第二轻掺杂N型区5接触并位于其正下方；
所述中台体2中第一轻掺杂P型区14与上台体1的第一轻掺杂N型区3接触形成第一PN结接触面，所述中台体2中第二轻掺杂P型区16与下台体13的第二轻掺杂N型区5接触形成第二PN结接触面；
一第一钝化保护层7覆盖于第一重掺杂N型区4上表面的边缘区域和第一重掺杂N型区4的侧表面，一第二钝化保护层8覆盖于第二重掺杂N型区6下表面的边缘区域和第二重掺杂N型区6的侧表面，上金属层9覆盖于第一重掺杂N型区4的中央区域，下金属层10覆盖于第二重掺杂N型区6的中央区域；
所述第一轻掺杂N型区3与第一重掺杂N型区4接触的上部区域且位于第一轻掺杂N型区3边缘的四周区域具有第一中掺杂N型区11，此第一中掺杂N型区11的上表面与第一重掺杂N型区4的下表面接触，此第一中掺杂N型区11的外侧面延伸至上台体1外侧面，所述第一轻掺杂P型区14与重掺杂P型区15接触的下部区域且位于第一轻掺杂P型区14边缘的四周区域具有第一中掺杂P型区12，此第一中掺杂P型区12的下表面与重掺杂P型区15的上表面接触，此第一中掺杂P型区12的外侧面延伸至中台体2外侧面；
所述第二轻掺杂N型区5与第二重掺杂N型区6接触的下部区域且位于第二轻掺杂N型区5边缘的四周区域具有第二中掺杂N型区17，此第二中掺杂N型区17的下表面与第二重掺杂N型区6的上表面接触，此第二中掺杂N型区17的外侧面延伸至下台体13外侧面，所述第二轻掺杂P型区16与重掺杂P型区15接触的上部区域且位于第二轻掺杂P型区16边缘的四周区域具有第二中掺杂P型区18，此第二中掺杂P型区18的上表面与重掺杂P型区15的下表面接触，此第二中掺杂P型区18的外侧面延伸至中台体2外侧面；
所述第一PN结接触面的中央区域具有中心上凸面19，所述第一PN结接触面的边缘区域具有边缘下凹面20，此边缘下凹面20位于中心上凸面19两侧；所述第二PN结接触面的中央区域具有中心下凹面21，所述第二PN结接触面的边缘区域具有边缘上凸面22，此边缘上凸面22位于中心下凹面21两侧。
上述上台体1的外侧面和与中台体2中第一轻掺杂P型区14的外侧面的夹角为135°~155°，所述下台体13的外侧面和与中台体2中第二轻掺杂P型区16的外侧面的夹角为135°~155°。
采用上述瞬态电压抑制半导体器件时，其在低压（10V以下）TVS在隧道击穿模式下，降低漏电流中来自表面的漏电流，大大降低整个器件的反向漏电流，从而进一步降低了功耗，避免了器件的局部温升，提高了电路稳定性和可靠性；再次，其上台体和与上台体底面面接触的下台体，上台体和与上台体各自的外侧面均为斜面，上台体的外侧面和与下台体的外侧面的夹角为135°~155°，提高了器件耐高温性能，保证了在高温下，能仰制反向电流快速升高。
上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并加以实施，并不能以此限制本发明的保护范围，凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围内。

Claims (3)

1.一种瞬态电压抑制半导体器件，其特征在于：包括上台体（1）、与上台体（1）底面面接触的中台体（2）和与中台体（2）底面面接触的下台体（13），所述上台体（1）和与下台体（13）各自的外侧面均为斜面，此上台体（1）包括第一轻掺杂 N 型区（3）、第一重掺杂 N 型区（4），所述中台体（2）从上至下依次为第一轻掺杂P型区（14）、重掺杂 P 型区（15）和第二轻掺杂P型区（16），此下台体（2）包括第二轻掺杂 N 型区（5）、第二重掺杂 N 型区（6）；所述第一重掺杂 N 型区（4）、第一轻掺杂 N 型区（3）接触并位于第一轻掺杂 N 型区（3）正上方，所述第二重掺杂 N 型区（6）、第二轻掺杂N型区（5）接触并位于第二轻掺杂N型区（5）正下方；所述中台体（2）中第一轻掺杂P型区（14）与上台体（1）的第一轻掺杂N型区（3）接触形成第一 PN 结接触面，所述中台体（2）中第二轻掺杂 P 型区（16）与下台体（13）的第二轻掺杂N型区（5）接触形成第二PN结接触面；一第一钝化保护层（7）覆盖于第一重掺杂N型区（4）上表面的边缘区域和第一重掺杂N型区（4）的侧表面，一第二钝化保护层（8）覆盖于第二重掺杂N型区（6）下表面的边缘区域和第二重掺杂 N 型区（6）的侧表面，上金属层（9）覆盖于第一重掺杂N型区（4）的中央区域，下金属层（10）覆盖于第二重掺杂N型区（6）的中央区域；所述第一轻掺杂N型区（3）与第一重掺杂 N 型区（4）接触的上部区域且位于第一轻掺杂N型区（3）边缘的四周区域具有第一中掺杂N型区（11），此第一中掺杂 N 型区（11）的上表面与第一重掺杂N型区（4）的下表面接触，此第一中掺杂N型区（11）的外侧面延伸至上台体（1）外侧面，所述第一轻掺杂 P 型区（14）与重掺杂 P 型区（15）接触的下部区域且位于第一轻掺杂P型区（14）边缘的四周区域具有第一中掺杂P型区（12），此第一中掺杂P型区（12）的下表面与重掺杂 P 型区（15）的上表面接触，此第一中掺杂 P型区（12）的外侧面延伸至中台体（2）外侧面 ；所述第二轻掺杂 N 型区（5）与第二重掺杂 N 型区（6）接触的下部区域且位于第二轻掺杂N型区（5）边缘的四周区域具有第二中掺杂N型区（17），此第二中掺杂N型区（17）的下表面与第二重掺杂 N 型区（6）的上表面接触，此第二中掺杂N型区（17）的外侧面延伸至下台体（13）外侧面，所述第二轻掺杂 P 型区（16）与重掺杂 P 型区（15）接触的上部区域且位于第二轻掺杂P型区（16）边缘的四周区域具有第二中掺杂P型区（18），此第二中掺杂P型区（18）的上表面与重掺杂 P 型区（15）的下表面接触，此第二中掺杂 P 型区（18）的外侧面延伸至中台体（2）外侧面；所述第一 PN 结接触面的中央区域具有中心上凸面（19），所述第一 PN 结接触面的边缘区域具有边缘下凹面（20），此边缘下凹面（20）位于中心上凸面（19）两侧；所述第二 PN 结接触面的中央区域具有中心下凹面（21），所述第二 PN 结接触面的边缘区域具有边缘上凸面（22），此边缘上凸面（22）位于中心下凹面（21）两侧；所述中心上凸面和中心下凹面结构相同且对称设置。
2.根据权利要求 1 所述的瞬态电压抑制半导体器件，其特征在于：所述第一中掺杂 N型区（11）与第一轻掺杂N型区（3）的接触面为弧形面，所述第一中掺杂P型区（12）与第一轻掺杂 P 型区（14）的接触面为弧形面。
3.根据权利要求 1 所述的瞬态电压抑制半导体器件，其特征在于：所述第二中掺杂 N型区（17）与第二轻掺杂 N 型区（5）的接触面为弧形面，所述第二中掺杂 P 型区（18）与第二轻掺杂 P 型区（16）的接触面为弧形面。
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