CN104022117A - 半导体装置及其制造方法 - Google Patents

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Abstract

提供一种容易制造且薄型的层叠型半导体装置。其特征在于，包括：多个半导体芯片1a～1h的芯片层叠体1；支持体20，层叠于这个芯片层叠体1的最上层的半导体芯片1h上；树脂封装30，将芯片层叠体1密封，以使这个支持体20的一主面20A全部露出，并且，包围与这个主面20A相邻的侧面20S。

Description

半导体装置及其制造方法
相关申请
本申请享受以日本申请专利2013-39217号(申请日：2013年2月28日)作为基础申请的优先权。本申请通过参照这个基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置及其制造方法。
背景技术
以前，公开了在形成要求NAND型闪存等的大容量的器件时，对经薄厚加工的半导体芯片进行多个层叠并树脂密封的层叠型的半导体装置技术。在这样的半导体装置中，要求大容量化、高功能化、薄型化。在实现半导体装置的薄型化方面，重要的是使最上层的半导体芯片上部直到半导体装置表面为止的距离(以下称芯片上树脂厚度)更薄。
然而，现有技术中，存在“对半导体装置表面做标记时由激光引起的半导体芯片的电路破坏”和/或“半导体芯片上的密封树脂填充性”的问题。尤其是，作为热固化性树脂(塑料)的有代表性的形成方法之一，有压缩成形方法。压缩成形方法是将计量的成形材料放入加热的模具的凹部(腔)，用压缩成形机加压硬化的形成方法。在压缩成形中，半导体芯片上树脂厚度以100μm为界限。还有，基于半导体芯片上树脂厚度的填充性的界限也起因于树脂填充加工方法，作为廉价的制造方法的转移（transfer）成形中以220～230μm为界限。因而，现有结构中难以更进一步的薄型化。
发明内容
本发明的一实施方式的目的在于提供一种容易制造且薄型的层叠型半导体装置。
根据本发明的一实施方式，其特征在于，包括：多个半导体芯片的层叠体；支持体，层叠于上述层叠体的最上层的半导体芯片上；树脂，密封上述层叠体，以使上述支持体的一主面露出，并且，包围与上述主面相邻的侧面。
附图说明
图1是模式地表示第1实施方式的半导体装置的构成的图，(a)是剖面图，(b)是顶视图，(c)是主要部分的放大剖面图。
图2是表示第1实施方式的半导体装置的制造步骤的步骤剖面图，(a)～(c)是表示各步骤的图。
图3是表示第1实施方式的半导体装置的制造步骤的步骤剖面图，(a)～(c)是表示继续图2(c)的各步骤的图。
图4是表示第1实施方式的半导体装置的制造步骤的步骤剖面图，(a)～(b)是表示继续图3(c)的各步骤的图。
图5是模式地表示第2实施方式的半导体装置的构成的图，(a)是剖面图，(b)是顶视图。
图6是模式地表示第3实施方式的半导体装置的构成的图，(a)是剖面图，(b)是顶视图。
图7是模式地表示第4实施方式的半导体装置的构成的图，(a)是剖面图，(b)是顶视图。
图8是表示第4实施方式的半导体装置的制造步骤的步骤剖面图，(a)～(d)是表示各步骤的图。
图9是模式地表示第5实施方式的半导体装置的构成的图，(a)是剖面图，(b)是顶视图，(c)是主要部分的放大剖面图。
符号的说明
1芯片层叠体，1a～1h半导体芯片，1E硅贯通电极，p1电极焊盘，2粘接剂，2P粘接树脂的图形(感光性粘接剂)，3凸点电极，5再布线，5a绝缘膜，5b线路层，5c保护膜，p电极焊盘，10布线基板，11树脂基板，11A第1面，11B第2面，12外部连接端子，13内部连接端子，20支持体，20A主面，20S侧面，21粘接剂，23膜粘接剂，25台阶，26支持基板，26A主面，26S侧面，30密封树脂，40接合线。
具体实施方式
以下，参照附图，详细地说明实施方式涉及的半导体装置及其制造方法。本实施方式中，在半导体装置中，在最上层的半导体芯片上，避开接合线(布线)，或者，以埋入的状态层叠板状的材料(硅、树脂片、金属片、贴合材料等)，并以使半导体装置表面露出的方式进行树脂密封。再者，本实施方式中，作为半导体芯片，说明使用如NAND型闪存等的非易失性存储器的存储器芯片的半导体存储装置，但是本发明受限于这些实施方式。还有，以下所示的附图中，为了容易理解，存在各部件的比例与实际不同的情况。
(第1实施方式)
图1(a)和图1(b)是模式地表示第1实施方式的半导体装置的剖面图及顶视图。图1(c)是该半导体装置的布线基板的主要部分的放大剖面图。本实施方式的半导体装置具备：布线基板10；芯片层叠体1，在这个布线基板10上将8个半导体芯片1a～1h依次层叠；支持体20，层叠于这个芯片层叠体1的最上层的半导体芯片1h上；和密封树脂30。密封树脂30，以使这个支持体20的一主面20A全部露出，并且包围与这个主面20A相邻的4个侧面20S的方式将这个芯片层叠体1密封。这个支持体20比密封树脂30的尺寸小。还有，支持体20覆盖形成用于最上层的半导体芯片1h的引线接合的接合区域BA的边F1以外的至少1边。另外，布线基板10的尺寸与密封树脂30相同。
支持体20具有形成标志M的厚度30μm的金属板，通过粘接剂21贴合在最上层的半导体芯片1h上。这个支持体20的膜厚，按照芯片层叠体1的物理特性，期望以不发生翘曲的方式决定。这个粘接剂21也可以是液状材料、膜材料的任一个，期望厚度为60μm以下。再者，通过用铜箔等预先形成标志M，能够避免通过芯片上树脂厚度变薄而发生的对于电路的损坏。
布线基板10，如图1(c)所示，具有包含通孔h的树脂基板11，在树脂基板11的第1面11A，形成外部连接端子12。在将半导体装置作为BGA封装使用的场合，作为外部连接端子12，能设置焊锡球、焊锡镀金、镀Au等的突起端子。在将半导体存储装置作为LGA封装使用的场合，作为外部连接端子12，设置金属接地(land)。在树脂基板11的第2面11B，设置内部连接端子13，经由接合线40连接在构成芯片层叠体1的最下层的半导体芯片1a的电极焊盘p1。内部连接端子13，在与芯片层叠体1连接时作为连接部(连接焊盘)起作用，经由包括布线基板10的通孔的布线网(未图示)与外部连接端子12电连接。
在树脂基板11的第2面11B上，具有多个半导体芯片1a～1h的芯片层叠体1经由粘接剂2依次贴固。各半导体芯片1a～1h留下形成电极焊盘p1的接合区域BA，依次错开进行层叠。这个例子中，半导体芯片1a～1h在折返部向反方向错开进行层叠。
还有，除了布线基板10和最下层的半导体芯片1a间之外，在半导体芯片1a～1h相互间，也通过接合线40电连接。在第2层以上的半导体芯片1b～1h，也能设置电极焊盘p1，通过电极焊盘p1间的线接合达成半导体芯片1a～1h相互间的电连接。再者，图1(b)中，省略电极焊盘p1。
并且，在布线基板10和支持体20间，具备密封树脂30，以使支持体20的一主面20A全部露出，并且，包围与这个主面20A相邻的4个侧面20S的方式将该芯片层叠体1密封。
根据这个构成，通过以使支持体20的主面20A露出并且用密封树脂覆盖周围地形成密封树脂30，可消除芯片上树脂厚度，可以实现树脂封装的薄型化。还有，通过调整支持体20的构成材料的物理特性值也容易抑制半导体封装的翘曲。还有，在树脂密封时，因为必须考虑芯片上树脂厚度的区域非常小，所以可以不使用压缩法，通过作为更廉价的树脂密封方式的转移方式实现薄型的半导体封装。
其次，说明本实施方式的半导体装置的制造方法。图2(a)～(c)、图3(a)～(c)、图4(a)～(b)是表示这个半导体装置的制造步骤的步骤剖面图。首先，作为布线基板10，准备在玻璃环氧树脂基板等具有耐热性的树脂基板11形成通孔h并且在第1及2面11A、11B的正面及背面形成布线网的布线基板。此时，在第2面11B形成电极焊盘13。
在该布线基板10上的预定位置，由粘接剂2接合成为层叠体的第1层的半导体芯片1a。第1层的半导体芯片1a，在布线基板10的第2面11B上，以预定间隔装载多个排列(图2(a))。实际上，在布线基板10上预先形成铜箔等的图形，以此为记号装载半导体芯片。这个图形在切割时也可使用。
此后，在各半导体芯片1a上将预定层数的半导体芯片(1b～1d)顺序层叠。此时，半导体芯片1a～1d依次错开排列，以避开用于相互间的连接的接合区域BA。并且，在以层叠的半导体芯片1a～1d的电极焊盘p1侧作为正面的背面侧，在用于电连接的接合区域BA以外的地方形成粘接剂2，在层叠半导体芯片1a～1d时，与相对侧的半导体芯片相对应的面贴合固定(图2(b))。
之后，在布线基板10和最下层的半导体芯片1a间，半导体芯片1a～1d相互间，依次进行线接合，通过接合线40进行电连接(图2(c))。在第2层以上的半导体芯片1a～1d，也能设置电极焊盘p1，通过电极焊盘p1间的线接合达成半导体芯片1a～1d相互间的电连接。
此后，在半导体芯片1d上一边将预定层数的半导体芯片(1e～1h)在反方向错开一边顺时层叠，形成各芯片层叠体1。此时，半导体芯片1e～1h与下层的4个依次在反方向错开排列，以避开用于相互间的连接的接合区域BA。并且，在以层叠的半导体芯片1e～1h的电极焊盘p1侧作为正面的背面侧，在用于电连接的接合区域BA以外的地方形成粘接剂2，在层叠半导体芯片1e～1h时，与相对侧的半导体芯片相对应的面贴合固定(图3(a))。
之后，在布线基板10和最下层的半导体芯片1a间，半导体芯片1e～1h相互间，依次进行引线接合，通过接合线40进行电连接(图3(b))。这样，在第5层以上的半导体芯片1e～1h，也能设置电极焊盘p1，通过电极焊盘p1间的线接合达成半导体芯片1e～1h相互间的电连接。
接着，作为支持体20，准备在金属板表面形成标志M(参照图1(b))的支持体。并且，在位于芯片层叠体1的最上层的存储器芯片(半导体芯片1h)上，用粘接剂21固定所形成的支持体20(图3(c))。
并且，在设有腔的模具(未图示)内设置布线基板10，通过使用环氧树脂的转移成形，形成密封树脂30(图4(a))。此时，在模具的腔的底面贴紧支持体20的主面20A，由此设置，在主面20A几乎没有树脂的掺杂，以包围侧面20S的方式形成密封树脂30。
并且，将转移成型后的布线基板10贴合在切割带(未图示)。从支持体20侧，以布线基板10上预先形成的识别标志为基准进行位置对合，采用使用刀片的刀片切割法切断布线基板10，进行个体片化(图4(b))。切断的方法不限于通过刀片切割进行的方法，也可以采用使用模具的方法、使用刀具的方法等的任一个。也可在布线基板10的预定位置，预先准备设置有缝隙等的形状，在其位置进行切断。
此时，在进行刀片切割的场合，将布线基板10贴合在切割带，使其不会凌乱。由此，同时切断密封树脂30、布线基板10，能得到能够最大限度小型化且切割面统一的结构。并且，用夹头(未图示)等抓住从切割带成为个体片的层叠型半导体装置，从切割带剥下。这样，如图1(a)～图1(c)表示的半导体装置完成。
根据上述方法，使用金属板作为支持体20。还有，在构成芯片层叠体1的最上层的半导体芯片1h上，避开接合线40经由粘接剂21将支持体20贴合，从密封树脂30表面露出。因此，在支持体20上能容易地形成不存在密封树脂30的薄型结构，通过更廉价的树脂密封方式即转移成形，能够以极高效率容易地进行树脂密封。
再者，在本实施方式的半导体装置中，支持体20比密封树脂30的尺寸小，配置成将半导体芯片间及半导体芯片和布线基板10等由接合线40接线的边以外的至少1边覆盖即可。
还有，在本实施方式的半导体装置中，支持体20不限于金属板，也可采用硅、金属、树脂片、或半硬化树脂等任一个形态。并且，作为将这个支持体20固定在最上层的半导体芯片1h的粘接剂21，可以是液状材料、膜材料的任一个。粘接剂21的厚度期望在60μm以下。若粘接剂21的厚度超过60μm，则层叠型半导体装置的厚变大。还有，粘接剂21和支持体20的合计厚度期望在200μm以下。这是通过转移成形进行树脂密封的场合的芯片上的树脂厚度的下限，如本实施方式，是去除芯片上树脂厚度而能达成的厚度。
还有，可以在大部分的区域去除芯片上树脂厚度，能够实现半导体封装的薄型化，并且，也容易通过板状材料的物理特性值调整来进行半导体装置的弯曲的控制。
(第2实施方式)
图5(a)和图5(b)是模式地表示第2实施方式的半导体装置的构成的剖面图及顶视图。本实施方式的半导体装置中，支持体20比芯片尺寸大。支持体20配置为覆盖最上层的半导体芯片1h。与最上层的半导体芯片1h连接的接合线40埋入粘接剂21中。除这点以外，与上述实施方式1的半导体装置相同地形成。本实施方式中，作为粘接剂21需要使用绝缘性高的粘接剂。
本实施方式中，由于在粘接剂21中埋入接合线40并由支持体20保护，所以电连接变得可靠，可靠性提高。还有，由于是接合线40由粘接剂21保护的构成，所以也可以减小支持体20的厚度，实际上，能减小密封树脂30全部的厚度。
(第3实施方式)
图6(a)和图6(b)是模式地表示第3实施方式的半导体装置的构成的剖面图及顶视图。本实施方式的半导体装置中，取代使用第2实施方式中采用的金属板的支持体20及粘接剂21，配置比芯片尺寸更大地切断的膜粘接剂23，以覆盖最上层的半导体芯片1h。与最上层的半导体芯片1h连接的接合线40埋入膜粘接剂23中，将膜粘接剂23硬化。除这点以外，与上述实施方式2的半导体装置相同地形成。本实施方式中，作为膜粘接剂23也需要使用绝缘性高的膜粘接剂。
本实施方式中，由于在膜粘接剂23中埋入接合线40，成为由硬化的膜粘接剂23保护的结构，所以电连接变得可靠，可靠性提高。还有，由于是接合线40仅由膜粘接剂231层保护的构成，所以实际上能减小密封树脂30全部的厚度。再者，在形成密封树脂30的转移模塑步骤之前，容易受到进一步转移模塑树脂的流动阻抗，由于固定最上层的接合线40，所以树脂密封步骤的制造成品率提高。
(第4实施方式)
图7(a)和图7(b)是模式地表示第4实施方式的半导体装置的构成的剖面图及顶视图。本实施方式的半导体装置中，取代使用第2实施方式中采用的金属板的支持体20，具备支持基板26。使用比芯片尺寸更大地切断的且在周边部以3μm左右的台阶(阶差)25设置的硅基板，作为支持基板26。除这点以外，与上述实施方式2的层叠型半导体装置相同地形成。在这个例子中，支持基板26配置为覆盖最上层的半导体芯片1h。与最上层的半导体芯片1h连接的接合线40埋入用于连接支持基板26的粘接剂21中，以此状态将粘接剂21硬化。
其次，说明本实施方式的半导体装置的制造方法。图8(a)～图8(d)是表示这个半导体装置的制造步骤的步骤剖面图。如图2(a)～图4(b)所示，与实施方式1的层叠型半导体装置的制造步骤大体上相同，但是，本实施方式中首先准备支持基板26。
如图8(a)所示，准备作为用于形成支持基板26的材料的硅基板。并且，采用光刻法，如图8(b)所示，在支持基板26的周边部形成台阶25。
并且，通过在第1实施方式的图2(a)～图3(b)的步骤，在各半导体芯片1a上顺时层叠预定层数的半导体芯片(1b～1h)和支持基板26，并且，通过接合线40电连接(图8(c))。在这里，在第2层以上的半导体芯片1b～1h也能设置电极焊盘p1，通过电极焊盘p1间的线接合达成半导体芯片1a～1h相互间的电连接。还有，支持基板26通过粘接剂21固定在最上层的半导体芯片1h上。
并且，设有腔的模具(未图示)内设置布线基板10，通过使用环氧树脂的转移成形，形成密封树脂30(图8(d))。此时，在模具的腔的底面贴紧支持基板26的主面26A，由此设置，在主面26A几乎没有树脂的掺杂，以包围侧面26S的方式形成密封树脂30。这个例子中，由于在支持基板26的周边部设置台阶25，在转移成形中，通过在台阶25中挂上树脂中包含的填充物，根据停止效应，能缓和溶融树脂的侵入，降低向支持基板26主面26A的树脂遗漏。因此，能得到有极少树脂不均且外观良好的层叠型半导体装置。
再者，这个台阶可以是任何形状，可以是锥形面，但是台阶最好为30μm以下。若超越30μm，则缓和溶融树脂的流动这样的效果变弱。
(第5实施方式)
图9(a)和图9(b)是模式地表示第5实施方式的半导体装置的构成的剖面图及顶视图。图9(c)是这个主要部分的放大剖面图。第1至第4实施方式中，说明了使用线接合进行半导体芯片相互间的电连接，错开接合区域BA进行层叠的例子，但是，本实施方式的半导体装置使用贯通电极，所谓硅贯通电极(TSV)进行倒装晶片连接，并非很大地错开半导体芯片进行层叠，能够更小型化、薄型化。
本实施方式的半导体装置，与布线基板10相对配置，采用使用与半导体芯片1相同尺寸的金属板的支持体20。具有多个层的半导体芯片1a～1h的芯片层叠体1，通过倒装晶片相互连接。多个层的半导体芯片1a～1h相互的电连接，如图9(c)表示的主要部分的放大剖面图，通过具有电极焊盘p的硅贯通电极1E、在各半导体芯片1a～1h表面的再布线5、和与这个再布线5连接的凸点电极3实现。另一方面，物理的连接用感光性粘接剂2P的图形来实现。再布线5具备：绝缘膜5a；由在这个绝缘膜5a形成的开口连接的线路层5b；和保护线路层5b的保护膜5c。因此，不错开线接合区域，按1列进行层叠，达成电及物理的连接。再者，这个例子中，半导体芯片1a～1h互相之间的物理的连接用感光性粘接剂2P的图形来实现，但是，在层叠后在他们之间填充使用液状树脂的密封树脂31。并且，进而通过转移成形由密封树脂30覆盖其外侧。
因此，本实施方式的半导体装置中，在布线基板10上，将芯片层叠体1和支持体20进行层叠，以达成电及物理的连接的状态，由密封树脂30密封。这个密封树脂30密封支持体20及布线基板10间，构成芯片层叠体1的半导体芯片1a～1h间，支持体20、布线基板10和上述芯片层叠体1间，以露出支持体20的主面，包围与这个主面20A相邻的4个侧面20S。这个密封树脂30的外缘与布线基板10的外缘垂直地交叉。
本实施方式中，作为支持体20，使用切断容易的树脂基板等，在布线基板10上，将半导体芯片1a～1h的层叠体进行层叠。在粘接树脂的图形2P间供给液状树脂。此后，在最上层的半导体芯片1h上将支持体20进行层叠。这样，将各半导体芯片1a～1h间及在芯片层叠体1和上述布线基板10间进行树脂密封，继续由切割刀片切断并个体片化。
布线基板10使用树脂基板11，在树脂基板11的第2面11B，设置内部连接端子13，连接在最下层的半导体芯片1a的电极焊盘。内部连接端子13，在与芯片层叠体1连接时，作为连接部(连接焊盘)起作用，经由布线基板10的布线网(未图示)与外部连接端子12电连接。
再者，在本实施方式5中，同样没有将支持体20限定于金属板，也可以采用树脂等的绝缘性基板、硅基板等的半导体基板。再者，如实施方式4，也可在支持体20的周边部设置台阶25。还有，也可以使用具有硅贯通电极的硅基板作为支持体，连接在最上层的半导体芯片1h，在这个硅基板连接BGA或者LGA等的外部连接端子，在支持体20侧也能实现信号的外部取出。
还有，在实施方式1～5中，因为构成芯片层叠体的半导体芯片很薄，所以从回避来自里面的光的掺杂引起的误操作这样的观点，在作为支持体20及支持基板26使用树脂的场合，期望使用遮光性树脂。
虽然说明本发明的几个实施例，但是这些实施例只是作为例示，而不是限定发明的范围。这些实施例可以各种各样的形态实施，在不脱离发明的要旨的范围，可进行各种省略、置换、变更。这些实施例及其变形也是发明的范围、要旨所包含的，同时也是权利要求的范围所述的发明及其均等的范围所包含的。

Claims (9)

1.一种半导体装置，其特征在于，包括：
层叠体，将多个半导体芯片依次层叠；
支持体，层叠于上述层叠体的最上层的半导体芯片；
树脂，以使上述支持体的一主面露出，并且，包围与上述主面相邻的侧面的侧面的方式密封上述层叠体；
其中，上述支持体，在上述主面侧的端面具有台阶，并且比上述树脂的尺寸小，
覆盖形成用于上述最上层的上述半导体芯片的引线接合的接合区域的边以外的至少1边。
2.一种半导体装置，其特征在于，包括：
层叠体，将多个半导体芯片依次层叠；
支持体，层叠于上述层叠体的最上层的半导体芯片；
树脂，以使上述支持体的一主面露出，并且，包围与上述主面相邻的侧面的方式密封上述层叠体。
3.如权利要求2所述的半导体装置，其特征在于，
上述支持体，比上述树脂的尺寸小，
配置为覆盖形成用于上述最上层的上述半导体芯片的引线接合的接合区域的边以外的至少1边。
4.如权利要求2所述的半导体装置，其特征在于，
上述支持体，比上述树脂的尺寸小，
以覆盖上述最上层的上述半导体芯片的4边的方式，经由粘接剂进行层叠，
通过上述粘接剂埋入与上述最上层的上述半导体芯片的接合区域接线的接合线。
5.如权利要求2所述的半导体装置，其特征在于，
上述支持体，比上述半导体芯片的尺寸大，埋入与上述最上层的上述半导体芯片的接合区域接线的接合线，
还包括以覆盖上述最上层的上述半导体芯片的4边的方式层叠的膜粘接剂。
6.如权利要求2所述的半导体装置，其特征在于，
上述支持体，在上述主面侧的端面具有台阶。
7.如权利要求2～4和6中任一项所述的半导体装置，其特征在于，
上述支持体，具有金属基板和粘接剂。
8.如权利要求2～4和6中任一项所述的半导体装置，其特征在于，
上述支持体，具有绝缘性基板和粘接剂。
9.一种半导体装置的制造方法，其特征在于，包括以下步骤：
将多个半导体芯片在基板上层叠；
将支持体层叠于被层叠的多个上述半导体芯片中最上层的上述半导体芯片上；
以使上述支持体的一主面露出，并且，包围与上述主面相邻的侧面的方式，将上述层叠体进行树脂密封。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107204297A (zh) * 2016-03-17 2017-09-26 东芝存储器株式会社 半导体装置及形成半导体装置的方法
CN108152298A (zh) * 2017-12-21 2018-06-12 京信通信***（中国）有限公司 一种焊点的检测方法及装置
CN112490223A (zh) * 2019-09-12 2021-03-12 铠侠股份有限公司 半导体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6515047B2 (ja) 2016-03-11 2019-05-15 東芝メモリ株式会社 半導体装置及びその製造方法
JP7042713B2 (ja) 2018-07-12 2022-03-28 キオクシア株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040050571A1 (en) * 2002-09-13 2004-03-18 Sang-Yeop Lee Semiconductor chip package having an adhesive tape attached on bonding wires
JP2007081127A (ja) * 2005-09-14 2007-03-29 Sharp Corp 半導体装置及び半導体装置の製造方法
US20090121327A1 (en) * 2007-11-08 2009-05-14 Nec Electronics Corporation Semiconductor device having spacer formed on semiconductor chip connected with wire
CN102142398A (zh) * 2010-01-08 2011-08-03 瑞萨电子株式会社 制造半导体器件的方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100570871C (zh) * 2005-08-24 2009-12-16 富士通微电子株式会社 半导体器件及其制造方法
JP5543084B2 (ja) * 2008-06-24 2014-07-09 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法
JP5373713B2 (ja) * 2010-07-23 2013-12-18 三菱電機株式会社 半導体装置
JP5601282B2 (ja) * 2011-06-01 2014-10-08 株式会社デンソー 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040050571A1 (en) * 2002-09-13 2004-03-18 Sang-Yeop Lee Semiconductor chip package having an adhesive tape attached on bonding wires
JP2007081127A (ja) * 2005-09-14 2007-03-29 Sharp Corp 半導体装置及び半導体装置の製造方法
US20090121327A1 (en) * 2007-11-08 2009-05-14 Nec Electronics Corporation Semiconductor device having spacer formed on semiconductor chip connected with wire
CN102142398A (zh) * 2010-01-08 2011-08-03 瑞萨电子株式会社 制造半导体器件的方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107204297A (zh) * 2016-03-17 2017-09-26 东芝存储器株式会社 半导体装置及形成半导体装置的方法
CN108152298A (zh) * 2017-12-21 2018-06-12 京信通信***（中国）有限公司 一种焊点的检测方法及装置
CN112490223A (zh) * 2019-09-12 2021-03-12 铠侠股份有限公司 半导体装置
CN112490223B (zh) * 2019-09-12 2023-11-21 铠侠股份有限公司 半导体装置

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