CN103916102B - 一种fpga内嵌全数字低功耗时钟产生电路 - Google Patents
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Abstract
一种FPGA内嵌全数字低功耗时钟产生电路，包括数字控制振荡器和控制码产生电路。通过对传统全数字可调振荡器电路的改进设计，将数字控制振荡器中延时链的延时单元改为受控制的三态延时单元，并且在控制码产生电路中加入使能控制码产生电路，将延时链中未使用的三态延时单元关闭，完全消除了振荡器电路的无效动态功耗。采用此结构的低功耗全数字可调震荡器电路，高频输出工作状态的功耗降低至原来的十分之一，并且延时链的工作频率范围越广，改进效果越明显，使技术人员在设计时钟产生电路时能够同时兼顾大范围的可调振荡频率指标和较低的功耗指标。
Description
技术领域
本发明涉及一种FPGA内嵌全数字时钟产生电路，特别是一种针对FPGA内嵌应用需求而优化的全数字低功耗时钟产生电路，属于集成电路领域。
背景技术
图1是一个传统的全数字时钟产生电路原理示意图，它主要由延时链110、多路复用器120、控制译码电路130组成，延时链由多个基本的延时单元111构成。延时链110产生不同的时钟延时送至多路复用器120进行选择，多路复用器（120）在选择控制信号（132）的控制下，将所选择的延时后的时钟作为输出（121）送至延时链的输入端，形成反馈振荡器结构；在此过程中，具体的延时值受到复用控制译码产生电路（130）输出的选择控制信号（132）调整，复用控制译码产生电路（130）的输入为外界送入的控制信号（131）。
使用图1中的传统时钟产生电路有一个明显的缺点，当延时链处（110）于高频工作状态时，所需产生的延时较小，只需要少量延时单元（例如110-1）接入反馈震荡环路，其它延时单元（110-2到110-N）此时都为无效的电路，高频时钟在这些无效电路上也会产生快速的翻转，将产生非常大的动态功耗，动态功耗的增加随着频率上升呈现指数上升的趋势，这大大限制了时钟产生电路的工作频率上限。
因而有必要提出一种针对低功耗性能而优化的时钟产生电路结构，以便在功耗可控的情况下获得宽范围的上下限工作频率。
发明内容
本发明技术解决的问题是：克服现有技术的不足之处，提供了一种全数字的低功耗时钟产生电路结构，解决了传统时钟产生电路在高频工作情况下，动态功耗过大而限制最高工作频率上限的问题。
本发明的技术解决方案是：
一种FPGA内嵌全数字低功耗时钟产生电路，包括：数字控制振荡器和控制码产生电路；数字控制振荡器包括多路复用器、与非门和延时链；控制码产生电路包括使能控制码产生电路和复用控制译码产生电路；
复用控制译码产生电路接收外部输入的控制信号，生成选择控制信号和移位控制信号，选择控制信号送入多路复用器的选择端，移位控制信号送入使能控制码产生电路的选择端；使能控制码产生电路在所述移位控制信号的控制下，移位产生使能控制码，送入延时链的使能端，关闭无效的延时单元；
延时链由多个基本的三态延时单元首尾相连组成；延时链的输入端与与非门的输出端相连，延时链的输出端与多路复用器的输入端相连；
多路复用器接收来自延时链的各相位时钟，同时接收复用控制译码产生电路的选择控制信号，将选定的延迟时钟从时钟输出端输出，作为所述时钟产生电路的输出，同时，所述选定的延迟时钟还反馈到与非门的一个输入端，与非门的另一个输入端接受外部输入的复位信号；
所述使能控制码产生电路包括多个串联连接的移位寄存器单元，在移位控制信号的控制下移动1和0序列，生成数字使能控制码。
所述移位寄存器单元包括二选一复用器MUX、存储单元SRAM、第一传输控制管、第二传输控制管和反向器；
二选一复用器MUX的两个输入端分别连接前一个移位寄存器单元的输出和后一个移位寄存器单元的输出，二选一复用器MUX的输出送入存储单元SRAM中，存储单元SRAM的输出通过第一传输控制管送入反向器进行反向处理，之后再通过第二传输控制管输出至前一个移位寄存器单元中二选一复用器MUX的输入和后一个移位寄存器单元中二选一复用器MUX的输入；反向器的输出端引出作为所述延时链中对应延时单元使能端的输入。
所述第一传输控制管和第二传输控制管采用NMOS晶体管或者PMOS晶体管。
所述延时链包括串联在一起的多个三态延时单元，所述三态延时单元包括反向器、等效电容和与非门，外部输入的时钟信号经过反向器反向后送入与非门的一个输入端，同时，反向器的输出端还通过等效电容接地，与非门的另一个输入端接收使能控制码产生电路输出的使能控制码。
本发明与现有技术相比的有益效果是：
（1）本发明的全数字低功耗时钟产生电路，能大幅降低时钟产生电路的振荡器在高频工作情况下的动态功耗，相对于传统结构的时钟产生电路，高频动态功耗可低至十分之一；
（2）本发明所述的时钟产生电路可以配以鉴相器、分频器和算法控制电路构成低功耗全数字锁相环，采用本发明所述的时钟产生电路结构11111111111111的全数字锁相环，不需要过多考虑高频情况下的动态功耗，也不需要为其配备大电流能力的电源网络，为芯片设计节省了面积。
附图说明
图1是传统结构的时钟产生电路示意图；
图2是本发明全数字低功耗时钟产生电路示意图；
图3是带有控制端的延时单元结构图；
图4是使能控制码产生电路模块结构图；
图5是移位寄存器单元的详细结构示意图；
图6为移位寄存器单元的工作时序示意图。
具体实施方式
本发明是一种FPGA内嵌的数字低功耗时钟产生电路，包括：数字控制振荡器200和控制码产生电路300。具体来讲，数字控制振荡器200由多路复用器220、与非门240和延时链210组成；控制码产生电路300包括使能控制码产生电路340和复用控制译码产生电路330。在图2中可见这些电路模块之间的关系：
复用控制译码产生电路接收外部输入的控制信号，生成选择控制信号和移位控制信号，选择控制信号送入多路复用器的选择端，移位控制信号送入使能控制码产生电路的选择端；使能控制码产生电路在所述移位控制信号的控制下，移位产生使能控制码，送入延时链的使能端，关闭无效的延时单元；
延时链由多个基本的三态延时单元首尾相连组成；延时链的输入端与与非门的输出端相连，延时链的输出端与多路复用器的输入端相连；
多路复用器接收来自延时链的各相位时钟，同时接收复用控制译码产生电路的选择控制信号，将选定的延迟时钟从时钟输出端输出，作为所述时钟产生电路的输出，同时，所述选定的延迟时钟还反馈到与非门的一个输入端，与非门的另一个输入端接受外部输入的复位信号。
移位寄存器单元包括二选一复用器MUX、存储单元SRAM、第一传输控制管、第二传输控制管和反向器；
二选一复用器MUX的两个输入端分别连接前一个移位寄存器单元的输出和后一个移位寄存器单元的输出，二选一复用器MUX的输出送入存储单元SRAM中，存储单元SRAM的输出通过第一传输控制管送入反向器进行反向处理，之后再通过第二传输控制管输出至前一个移位寄存器单元中二选一复用器MUX的输入和后一个移位寄存器单元中二选一复用器MUX的输入；反向器的输出端引出作为所述延时链中对应延时单元使能端的输入。
延时链包括串联在一起的多个三态延时单元，所述三态延时单元包括反向器、等效电容和与非门，外部输入的时钟信号经过反向器反向后送入与非门的一个输入端，同时，反向器的输出端还通过等效电容接地，与非门的另一个输入端接收使能控制码产生电路输出的使能控制码。
延时链200在复位端211失效之后对时钟进行延时，N个延时单元可以产生N个不同的延时，在选择控制信号232的控制下，通过多路复用器220选出一个合适的延时时钟送至时钟输出端221，同时也反馈到延时链210作为时钟输入，这样形成一个闭环震荡的结构，即数字控制振荡器200，它可以通过改变控制码调整不同的延时值以产生不同频率的震荡时钟。
本发明中对电路架构进行的改进包括，采用可关闭的延时单元和使能控制码进行动态调整，在产生高频时钟时阻断了绝大多数处于非工作状态延时单元的时钟翻转，以达到降低动态功耗的目的，以一条500级的延时链为例，当产生的时钟处于延时链工作频率范围的上限时，所用到的延时单元不超过25个，其它475个延时单元都在高频时钟的驱动下进行无效的动作，产生超过90%的动态功耗。
为了实现本发明的电路架构改进，首先对传统的延时单元进行了改进，加入了使能控制端，如图3所示。本发明带有使能控制端的延时单元500主要包括反向器、等效电容和与非门，统称之为延时器件510，除了具有时钟输入511和时钟延时输出512之外，还有使能控制端513，当使能控制端513输入高电平时，延时单元500处于激活状态，时钟延时输出端512跟随时钟输入511进行延时输出，当使能控制端513输入低电平时，延时单元关闭，时钟延时输出512恒为高电平，节省后续级联的延时单元动态功耗。
为了实现对本发明数字控制振荡器200的控制，在传统设计的基础上改进了控制码产生电路300，复用控制译码产生电路330仍然用来产生对多路复用器220的选择控制信号232，在此基础上另外设计了使能控制码产生电路340，在移位控制信号333的控制下，产生N比特的使能控制码动态关闭无效的延时单元。
使能控制码产生电路340被用来产生一个N比特的1或0组成的序列，电路结构相当于左右移位寄存器链，如果将使能控制码中1和0的分界点定义为调节点，那么在调节点左侧（含调节点）使能控制码全为1，在调节点右侧全为0，根据移位控制信号333的控制来动态调整调节点的位置。移位控制信号333包括加减信号341、移位控制信号1和移位控制信号2，在3个信号的共同控制下，将1和0组成的序列进行适当左右移位，移位过程中左侧由1补齐，右侧由0补齐。例如，在起始时刻N比特的控制信号可能为11111111111……110000，经过多次的动态调整之后变为11100000000……000000，在这一过程中，控制信号中“0”对应的延时单元将被关闭，达到降低动态功耗的目的。
本发明中的使能控制码产生电路340由N个移位寄存器单元340-1、340-2至340-N组成，如图4所示。
图5是移位寄存器单元的详细结构示意图，包括二选一复用器MUX345、存储单元SRAM346、传输控制管1（第一传输控制管347）、传输控制管2（第二传输控制管349）和反向器348，传输控制管1和传输控制管2采用PMOS管或者NMOS管。二选一复用器MUX345可在加减信号（341）的控制下接收来自前一单元的输出603或后一单元的输出604，作为移位输入，同时也可将存储单元SRAM346内的值送至前一单元的mux的一个输入端601或后一单元的mux的另一个输入端602。
图6是移位寄存器单元的工作时序示意图，在进行移位操作时，每个时钟周期的上升沿，移位控制信号1首先降为低电平，关闭传输控制管1，将存储单元SRAM内的值依靠晶体管电容暂时存在动态存储节点A（650）内，紧接着移位控制信号2升为高电平，开启传输控制管2，将本单元存储的值写入下一单元（具体送入前一单元还是后一单元，要受加减信号341来控制），再依次关闭传输控制管2，开启传输控制管1，将使能控制码344-m端的输出值更新，完成一次数据移位。
Claims (4)
1.一种FPGA内嵌全数字低功耗时钟产生电路，其特征在于包括：数字控制振荡器和控制码产生电路；数字控制振荡器包括多路复用器、与非门和延时链；控制码产生电路包括使能控制码产生电路和复用控制译码产生电路；
复用控制译码产生电路接收外部输入的控制信号，生成选择控制信号和移位控制信号，选择控制信号送入多路复用器的选择端，移位控制信号送入使能控制码产生电路的选择端；使能控制码产生电路在所述移位控制信号的控制下，移位产生使能控制码，送入延时链的使能端，关闭无效的延时单元；
延时链包括串联在一起的多个三态延时单元；延时链的输入端与与非门的输出端相连，延时链的输出端与多路复用器的输入端相连；
多路复用器接收来自延时链的各相位时钟，同时接收复用控制译码产生电路的选择控制信号，将选定的延迟时钟从时钟输出端输出，作为所述时钟产生电路的输出，同时，所述选定的延迟时钟还反馈到与非门的一个输入端，与非门的另一个输入端接受外部输入的复位信号；
所述三态延时单元包括反向器、等效电容和与非门，外部输入的时钟信号经过反向器反向后送入与非门的一个输入端，同时，反向器的输出端还通过等效电容接地，与非门的另一个输入端接收使能控制码产生电路输出的使能控制码。
2.根据权利要求1所述的一种FPGA内嵌全数字低功耗时钟产生电路，其特征在于：所述使能控制码产生电路包括多个串联连接的移位寄存器单元，在移位控制信号的控制下移动1和0序列，生成数字使能控制码。
3.根据权利要求2所述的一种FPGA内嵌全数字低功耗时钟产生电路，其特征在于：所述移位寄存器单元包括二选一复用器MUX、存储单元SRAM、第一传输控制管、第二传输控制管和反向器；
二选一复用器MUX的两个输入端分别连接前一个移位寄存器单元的输出和后一个移位寄存器单元的输出，二选一复用器MUX的输出送入存储单元SRAM中，存储单元SRAM的输出通过第一传输控制管送入反向器进行反向处理，之后再通过第二传输控制管输出至前一个移位寄存器单元中二选一复用器MUX的输入和后一个移位寄存器单元中二选一复用器MUX的输入；反向器的输出端引出作为所述延时链中对应延时单元使能端的输入。
4.根据权利要求3所述的一种FPGA内嵌全数字低功耗时钟产生电路，其特征在于：所述第一传输控制管和第二传输控制管采用NMOS晶体管或者PMOS晶体管。
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