CN106405387A - Fpga内部延迟测量方法 - Google Patents

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侯伶俐
李正杰
李显军
易希
谢小东
李平
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    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318516—Test of programmable logic devices [PLDs]
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Abstract

FPGA内部延迟测量方法，涉及集成电路技术，本发明包括下述步骤：1)在FPGA的特定位置在线配置起振电路和振荡电路；所述起振电路由LUT配置为与门逻辑，与门的一个输入端作为起振信号输入端，与门的另一输入端与震荡电路的输出端连接；所述振荡电路由LUT配置为非门，并将非门的输出端与输入端连接构成；2)输入起振信号，测试并记录延迟时间。本发明可对同一块芯片内部不同位置或者不同芯片的同一位置进行对比测试，因此可对FPGA的工作性能和加工工艺稳定性进行较为可靠的检测。

Description

FPGA内部延迟测量方法
技术领域
本发明涉及集成电路技术，特别涉及FPGA。
背景技术
现场可编程阵列(FPGA)由于具有比较好的通用性,在市场中占据的份额越来越大。为了保证芯片工作的可靠性,在投入市场之前,必须对其进行生产测试。随着芯片规模的扩大和复杂性的增加,如何有效地对FPGA进行全面的测试,一直是集成电路测试领域的研究热点之一。随着深亚微米加工工艺的引入和内部信号工作频率的提高,FPGA器件内部的延迟特性对其工作性能的影响越来越大,因此,在芯片投入市场前一定要对其延迟特性进行测试。
目前常用的对FPGA故障测试方法是将大量的内部组件串联起来，测量整体的延迟特性。仅对特定工作频率下***能否正常工作进行评估。
发明内容
本发明所要解决的技术问题是，提出一种FPGA内部延迟测量方法，对不同芯片、不同频率的内部延迟实现较为精准的测量对比。
本发明解决所述技术问题采用的技术方案是，FPGA内部延迟测量方法，其特征在于，包括下述步骤：
1)在FPGA的特定位置在线配置起振电路和振荡电路；所述起振电路由LUT配置为与门逻辑，与门的一个输入端作为起振信号输入端，与门的另一输入端与震荡电路的输出端连接；所述振荡电路由LUT配置为非门，并将非门的输出端与输入端连接构成；
2)输入起振信号，测试并记录延迟时间。
所述振荡电路包括与非门和至少一个缓冲器，与非门的输出端通过缓冲器连接到与非门的输入端，与非门的输入端作为振荡电路的输出端。
进一步的，还包括步骤3)：更换所述特定位置在FPGA中的位置点，返回步骤1)。
或者，步骤3)为：以不同芯片的相同位置作为特定位置，返回步骤1)。
或者，步骤3)为：更换起振信号的频率，返回步骤1)。
本发明可对同一块芯片内部不同位置或者不同芯片的同一位置进行对比测试，因此可对FPGA的工作性能和加工工艺稳定性进行较为可靠的检测。另外,在辐射和温度场变化比较剧烈的环境下,FPGA内部延时会发生较大的偏移。通过本文实现的测量器,可以实时地对敏感传输路径延迟进行控制,通过在线重构,维护FPGA的工作性能。
附图说明
图1为单反相器环形振荡结构示意图。
图2为本发明的起振电路结构示意图。
图3为本发明的振荡电路结构示意图。
具体实施方式
参见图1～3。本发明在FPGA中配置了一种环振测量器结构，该测量器可在SRAM型FPGA内部搭建环振结构，所述环振测量器电路包括：起振电路，振荡电路。本发明采用在线重构方法对芯片具体模块的延时进行测量，同时可改变振荡电路级联数，改变测试频率。
本发明的起振电路如图2所示，由LUT在线配置为与门逻辑，输入端口a为整个测量器的开关，当输入端口a置为“0”时，与门关闭，从而使整个测量器关闭，输出稳定为“1”；当输入端口a由“0”变为“1”后，与门开启，输出端的信号“1”通过输入端b进入与门，从而使整个环路起振，测量器正常工作，输出端输出振荡信号。
本发明的环形振荡电路如图3所示，由LUT在线配置为一个非门逻辑和多个缓冲器逻辑，缓冲器个数视级联数而定，最后一个缓冲器的输出作为整个测量器的输出，同时作为起振电路与门的输入端b的输入信号。
使用该测量器时，只需在线配置将LUT约束到相应模块位置即可。

Claims (5)

1.FPGA内部延迟测量方法，其特征在于，包括下述步骤：
1)在FPGA的特定位置在线配置起振电路和振荡电路；所述起振电路由LUT配置为与门逻辑，与门的一个输入端作为起振信号输入端，与门的另一输入端与震荡电路的输出端连接；所述振荡电路由LUT配置为非门，并将非门的输出端与输入端连接构成；
2)输入起振信号，测试并记录延迟时间。
2.如权利要求1所述的FPGA内部延迟测量方法，其特征在于，所述振荡电路包括与非门和至少一个缓冲器，与非门的输出端通过缓冲器连接到与非门的输入端，与非门的输入端作为振荡电路的输出端。
3.如权利要求1所述的FPGA内部延迟测量方法，其特征在于，还包括步骤3)：更换所述特定位置在FPGA中的位置点，返回步骤1)。
4.如权利要求1所述的FPGA内部延迟测量方法，其特征在于，还包括步骤3)：以不同芯片的相同位置作为特定位置，返回步骤1)。
5.如权利要求1所述的FPGA内部延迟测量方法，其特征在于，还包括步骤3)：更换起振信号的频率，返回步骤1)。
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