CN103812324A - 功率因数校正设备及供电设备和电机驱动设备 - Google Patents

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Abstract

本发明提供了一种功率因数校正设备、以及具有该功率因数校正设备的供电设备和电机驱动设备，该功率因数校正设备能够使用单个驱动信号驱动主切换器和辅助切换器，该功率因数校正设备包括：功率因数校正单元，具有切换输入功率以校正输入功率的功率因数的主切换器以及在接通主切换器之前接通以形成用于剩余功率的传递路径的辅助切换器；以及控制单元，基于单个输入信号控制主切换器和辅助切换器的操作。

Description

功率因数校正设备及供电设备和电机驱动设备
相关申请的交叉引用
本申请要求于2012年11月15日向韩国知识产权局提交的韩国专利申请No.10-2012-0129450的优先权，将其公开内容通过引证结合于此。
技术领域
本发明涉及一种能够减少切换损耗的功率因数校正设备、以及具有该功率因数校正设备的供电设备和电机驱动设备。
背景技术
最近，根据能源效率政策，多个国家的政府已鼓励能源的有效利用，并且特别地，已大力鼓励能源在电子产品和家用电器中的有效利用。
当根据此政府鼓励而有效地利用能源时，在为电子产品、家用电器等供电的供电设备中主要使用用于有效地利用能源的改进的电路。
作为如上所述的改进的电路的一个实例，提供一种功率因数校正电路，其中，该功率因数校正电路是一种通过切换输入功率来调节输入功率的电流与电压之间的相差（功率因数）而允许将功率有效地传递至其后端的电路。然而，该功率因数校正电路也可切换输入功率而产生切换损耗。
同时，频繁地使用电机，以在电子产品、家用电器等中执行预置操作。为了驱动其中的电机，应当向其供应合适的功率。类似地，用于提高能源效率的功率因数校正电路可用在供电设备中，从而通过切换输入功率来调节输入功率的电流与电压之间的相差，但是存在这样的问题，即，在切换输入功率时可产生切换损耗。
为了解决这个问题，在相关技术文献中已公开提供多个切换器来降低功率因数校正电路中的切换损耗的技术，但用于驱动切换器的电路可变得复杂，使得电路面积和制造成本可增加。
相关技术文献
（专利文献1）日本专利特开公开No.2010-273431
发明内容
本发明的一个方面提供一种能够使用单个驱动信号驱动主切换器和辅助切换器的功率因数校正设备、以及具有该功率因数校正设备的供电设备和电机驱动设备。
根据本发明的一个方面，提供一种功率因数校正设备，包括：功率因数校正单元，具有切换输入功率以校正输入功率的功率因数的主切换器以及在接通主切换器之前接通以形成用于剩余功率的传递路径的辅助切换器；以及控制单元，基于单个输入信号控制主切换器和辅助切换器的操作。
控制单元可包括：主信号发生器，通过分别使单个输入信号的上升时间和下降时间延迟预置时间来产生主信号；以及辅助信号发生器，产生辅助信号，该辅助信号具有与单个输入信号的上升时间相同的上升时间以及与单个输入信号的下降时间相比缩短的下降时间。
控制单元还可包括输出单元，该输出单元接收主信号发生器的主信号和辅助信号发生器的辅助信号，以分别输出主切换信号和辅助切换信号。
输出单元可包括：第一输出单元，具有第一转换器（inverter）和第一晶体管单元，该第一转换器转换主信号发生器的主信号的信号电平，该第一晶体管单元具有连接在驱动电源与地线（ground，地面）之间的第一p沟道金属氧化物半导体（PMOS）晶体管以及连接在第一PMOS晶体管与地线之间的第一n沟道金属氧化物半导体（NMOS）晶体管，并输出通过调节主信号的上升时间和下降时间而获得的主切换信号；以及第二输出单元，具有第二转换器和第二晶体管单元，该第二转换器转换辅助信号发生器的辅助信号的信号电平，该第二晶体管单元具有连接在驱动电源与地线之间的第二PMOS晶体管以及连接在第二PMOS晶体管与地线之间的第二NMOS晶体管，并输出通过调节辅助信号的上升时间和下降时间而获得的辅助切换信号，该辅助切换信号具有与输入信号的上升时间相比延迟的上升时间。
第一晶体管单元可包括连接在第一PMOS晶体管与第一NMOS晶体管之间的或者连接在第一PMOS晶体管和第一NMOS晶体管的连接点与输出端子之间的至少一个电阻器。
第二晶体管单元可包括连接在第二PMOS晶体管与第二NMOS晶体管之间的或者连接在第二PMOS晶体管和第二NMOS晶体管的连接点与输出端子之间的至少一个电阻器。
主信号发生器和辅助信号发生器中的每个均可包括使单个输入信号的上升时间或下降时间延迟的延迟单元。
辅助信号发生器还可包括转换延迟单元的输出信号的电平的转换器、以及在转换器的输出信号与单个输入信号之间执行逻辑“与”操作的“与”门。
辅助信号发生器可使通过主信号发生器延迟的信号的上升时间或下降时间延迟。
延迟单元可包括彼此串联地连接的至少两个转换器、以及连接在两个转换器的连接点与地线之间的电容器。
主信号发生器的延迟单元的电容器可具有比辅助信号发生器的延迟单元的电容器的电容高的电容。
延迟单元还可包括连接在两个转换器之间的晶体管、电阻器、以及电流源中的至少两者。
功率因数校正单元还可包括：第一电感器，具有接收整流功率的一端以及连接至主切换器的漏极的另一端；以及第二电感器，具有连接至第一电感器的另一端的一端以及连接至辅助切换器的漏极的另一端。
根据本发明的另一个方面，提供一种供电设备，包括功率因数校正电路以及功率转变电路，该功率因数校正电路包括功率因数校正单元以及控制单元，该功率因数校正单元具有切换整流功率以校正输入功率的功率因数的主切换器、在接通主切换器之前接通以形成用于剩余功率的传递路径的辅助切换器、具有接收整流功率的一端以及连接至主切换器的漏极的另一端的第一电感器、以及具有连接至第一电感器的另一端的一端以及连接至辅助切换器的漏极的另一端的第二电感器，该控制单元基于单个输入信号控制主切换器和辅助切换器的操作，该功率转变电路将来自功率因数校正电路的具有校正功率因数的功率转变成具有预置电压电平的功率。
功率转变电路可为转换具有校正功率因数的功率以将该功率转变成预置交流（AC）功率的转换器电路。
根据本发明的另一个方面，提供一种电机驱动设备，包括功率因数校正电路以及转换器电路，该功率因数校正电路包括功率因数校正单元以及控制单元，该功率因数校正单元具有切换整流功率以校正输入功率的功率因数的主切换器、在接通主切换器之前接通以形成用于剩余功率的传递路径的辅助切换器、具有接收整流功率的一端以及连接至主切换器的漏极的另一端的第一电感器、以及具有连接至第一电感器的另一端的一端以及连接至辅助切换器的漏极的另一端的第二电感器，该控制单元基于单个输入信号控制主切换器和辅助切换器的操作，该转换器电路将来自功率因数校正电路的具有校正功率因数的功率转换成预置AC功率以驱动电机。
附图说明
从以下结合附图进行的详细描述中将更清晰地理解本发明的上述及其他方面、特征以及其他优点，附图中：
图1是根据本发明的一个实施方式的供电设备（电机驱动设备）的示意性电路图；
图2是设置在根据本发明的该实施方式的供电设备中的功率因数校正电路的控制单元的示意性电路图；
图3A至图3D是通过图2中所示的控制单元的主切换信号和辅助切换信号的信号波形图；
图4A至图4D是示意性示出图2中所示的控制单元的延迟单元的各个实施方式的电路图；以及
图5A至图5C是示意性示出图2中所示的控制单元的晶体管单元的各个实施方式的电路图。
具体实施方式
在下文中，将参照附图对本发明的实施方式进行详细描述。
然而，本发明可以多种不同的形式体现，而不应被解释为限于本文中所阐述的实施方式。而是，提供这些实施方式以使本公开将是透彻和完整的，并将对本领域技术人员充分地传达本发明的范围。
应当理解的是，当一个元件被称为“连接至”另一个元件，其可直接连接至另一元件，或者可间接连接至其他元件并且具有介于它们之间的一个元件（多个元件）。除非明确说明与之相反，词语“包括（comprise）”以及诸如“包括（comprises）”或“包括（comprising）”的变型应当理解为意指包含所述元件但并不排除任何其他元件。
贯穿整个附图，相同或相似的参考标号将用来指代相同或相似的元件。
图1是根据本发明的一个实施方式的供电设备（电机驱动设备）的示意性电路图。
参照图1，根据本发明的该实施方式的供电设备100可包括功率因数校正电路110和转换器电路120。
功率因数校正电路110可通过切换整流功率来校正功率因数，该整流功率通过经由桥式二极管（bridge diode）D1整流交流（AC）功率并调节电流与电压之间的相差来获得。
为此目的，功率因数校正电路110可包括功率因数校正单元111和控制单元112。功率因数校正单元111可包括根据切换而充电/放电的第一和第二电感器L1和L2、切换整流功率以校正功率因数的主切换器S1、以及形成用于通过主切换器S1的切换操作而产生的剩余功率的传递路径的辅助切换器S2。
辅助切换器S2在接通主切换器S1之前接通，并且在断开主切换器S1之前断开，从而形成用于通过主切换器S1的切换操作而产生的剩余功率的传递路径，使得可减少切换损耗。
另外，功率因数校正单元110可包括电容器C1以及使具有该功率因数的功率稳定的二极管D2。
为了控制上述主切换器S1和辅助切换器S2的切换操作，控制单元112可包括主信号发生器112a、辅助信号发生器112b、以及输出单元112c。
控制单元112可提供基于单个输入信号控制主切换器S1和辅助切换器S2的切换操作的主切换信号ss1和辅助切换信号ss2，以减少电路面积和制造成本。
转换器电路120可包括转换器121和转换器控制单元122。转换器121可转换具有校正功率因数的直流（DC）功率以输出具有预置电压电平的AC功率，并且输出的AC功率可驱动电机。
转换器控制单元122可控制转换操作以控制AC功率的输出，并且在来自转换器121的AC功率供应至电机的情况下控制电机的驱动。
因此，根据本发明的该实施方式的供电设备100可为电机驱动设备。
图2是设置在根据本发明的该实施方式的供电设备中的功率因数校正电路的控制单元的示意性电路图。
参照图2，用在根据本发明的该实施方式的供电设备中的功率因数校正电路110的控制单元112可包括主信号发生器112a、辅助信号发生器112b、以及输出单元112c，如上所述。
主信号发生器112a和辅助信号发生器112b可分别包括单个延迟单元Da和Db，并且辅助信号发生器112b还可包括转换器INV3和“与”门AND。
延迟单元Da和Db可分别包括彼此串联地连接的两个转换器INV1和INV2或者INV4和INV5、以及连接在转换器INV1和INV2或INV4和INV5的连接点与地线之间的电容器。
两个转换器INV1和INV2或INV4和INV5可转换输入信号的电平并且然后再次转换输入信号的转换后的电平，并且电容器可根据电容而延迟输入信号的上升时间和下降时间。
“与”门AND可在转换延迟单元Db的输出的转换器INV3的输出信号与输入信号之间执行逻辑“与”操作，以将结果传递至输出单元112c。
尽管未示出，辅助信号发生器112b的延迟单元Db可接收主信号发生器112a的延迟单元Da的输出信号，以转换所接收的信号，从而产生具有比主切换器信号ss1的上升时间快的上升时间的辅助切换器信号ss2。
图4A至图4D是示意性示出图2中所示的控制单元的延迟单元的各个实施方式的电路图。
参照图4A至图4D，延迟单元还可包括电阻器R和晶体管M或电流源So和晶体管M、以及介于第一和第二转换器I1和I2之间的电容器C。
更确切地，参照图4A和图4B，具有连接至第一转换器I1的输出端子的栅极、连接至电阻器R的一端的漏极、以及接地的源极的晶体管M可连接在第一转换器I1的输出端子与第二转换器I2的输入端子之间。电阻器R的另一端可连接至功率端子，并且电容器C可连接在晶体管M的漏极和第二转换器I2的输入端子的连接点与地线之间。
另外，具有连接至第一转换器I1的输出端子的栅极、连接至功率端子的漏极、以及连接至电容器C的源极的晶体管M可连接在第一转换器I1的输出端子与第二转换器I2的输入端子之间。电容器C可连接在晶体管M的源极与地线之间，并且电阻器R可连接在晶体管M的源极和第二转换器I2的输入端子的连接点与地线之间。
参照图4C和图4D，具有连接至第一转换器I1的输出端子的栅极、连接至电流源So的一端的漏极、以及接地的源极的晶体管M可连接在第一转换器I1的输出端子与第二转换器I2的输入端子之间。电流源So的另一端可连接至功率端子，并且电容器C可连接在晶体管M的漏极和第二转换器I2的输入端子的连接点与地线之间。
另外，具有连接至第一转换器I1的输出端子的栅极、连接至功率端子的漏极、以及连接至电容器C的源极的晶体管M可连接在第一转换器I1的输出端子与第二转换器I2的输入端子之间。电容器C可连接在晶体管M的源极与地线之间，并且电流源So可连接在晶体管M的源极和第二转换器I2的输入端子的连接点与地线之间。
输出单元112c可包括至少两个转换器以及分别连接至两个转换器的输出端子的第一和第二晶体管单元01和02。
第一和第二晶体管单元01和02中的每个均可由串联地连接在功率端子与接地端子之间的p沟道金属氧化物半导体（PMOS）晶体管和n沟道金属氧化物半导体（NMOS）晶体管形成。
图5A至图5C是示意性示出图2中所示的控制单元的晶体管单元的各个实施方式的电路图。
参照图5A至图5C，电阻器R1至R3中的至少一个可连接在PMOS晶体管M1与NMOS晶体管M2之间。
更确切地，彼此串联地连接的第一和第二电阻器R1和R2可连接在PMOS晶体管M1的源极与NMOS晶体管M2的漏极之间，并且第一和第二电阻器R1和R2的连接点可连接至输出端子，主切换信号或辅助切换信号从该输出端子输出。
另外，第一电阻器R1可连接在PMOS晶体管M1的源极和NMOS晶体管M2的漏极的连接点与输出端子之间，主切换信号或辅助切换信号从该输出端子输出。彼此串联地连接的第一和第二电阻器R1和R2可连接在PMOS晶体管M1的源极与NMOS晶体管M2的漏极之间，并且第三电阻器R3可连接在第一和第二电阻器R1和R2的连接点与输出端子之间，主切换信号或辅助切换信号从该输出端子输出。
图3A至图3D是通过图2中所示的控制单元的主切换信号和辅助切换信号的信号波形图。
首先，参照图1至图3A，辅助信号发生器112b可输出具有与输入信号A的下降时间相比缩短的下降时间的辅助信号C。
然后，参照图3B，主信号发生器112a可输出主信号B，该主信号的上升时间和下降时间与输入信号A的上升时间和下降时间相比延迟。
参照图3A、图3B和图3D，主切换器S1和辅助切换器S2的操作区域可分成四个区域a、b、c和d，如在图3D中所示。
a区域是指仅接通辅助切换器S2以通过主切换器S1的切换来消除切换损耗的区域，该区域与图3b的Ton1区域相同。在此，Ton1区域可通过延迟单元Da的转换器INV4和INV5以及电容器C4的电容形成。因此，主信号发生器112a中的延迟单元Da的电容器C4的电容可高于辅助信号发生器112b中的延迟单元Db的电容器C3的电容。
同时，b区域是指同时接通主切换器S1和辅助切换器S2的区域，并且a区域和b区域与Tw区域相同，Tw区域是图3A的辅助信号C的高电平的宽度A。在此，Tw区域可通过延迟单元Db的转换器INV1和INV2以及电容器C3的电容形成。
最后，c区域是指仅接通主切换器S1的区域，并且d区域是指断开主切换器S1和辅助切换器S2而不运行的区域。
参照图3C，在基于输入信号IN从输出单元112c输出主切换信号ss1和辅助切换信号ss2的情况下，辅助切换信号ss2可形成为具有与输入信号IN的上升时间相比延迟且比主切换信号ss1的上升时间快的上升时间，并且主切换信号ss1可形成为具有比输入信号IN的下降时间慢的下降时间。图3C中所示的时间间隔Tonss1、Toffss1、Tonss2、以及Tw_s可通过主信号发生器112a、辅助信号发生器112b、以及控制单元112的输出单元112形成。
如上所述，根据本发明的实施方式，主切换器和辅助切换器可由单个驱动信号驱动，从而可减少电路面积和制造成本。
尽管已结合实施方式示出并描述了本发明，但对于本领域技术人员将显而易见的是，在不背离由所附权利要求限定的本发明的精神和范围的情况下，可以做出各种修改和变化。

Claims (32)

1.一种功率因数校正设备，所述功率因数校正设备包括：
功率因数校正单元，所述功率因数校正单元具有主切换器和辅助切换器，所述主切换器切换输入功率以校正所述输入功率的功率因数，所述辅助切换器在所述主切换器被接通之前接通以形成用于剩余功率的传递路径；以及
控制单元，所述控制单元基于单个输入信号控制所述主切换器和所述辅助切换器的操作。
2.根据权利要求1所述的功率因数校正设备，其中，所述控制单元包括：
主信号发生器，所述主信号发生器通过分别使所述单个输入信号的上升时间和下降时间延迟预置时间来产生主信号；以及
辅助信号发生器，所述辅助信号发生器产生辅助信号，所述辅助信号具有与所述单个输入信号的上升时间相同的上升时间以及与所述单个输入信号的下降时间相比缩短的下降时间。
3.根据权利要求2所述的功率因数校正设备，其中，所述控制单元还包括输出单元，所述输出单元接收所述主信号发生器的所述主信号和所述辅助信号发生器的所述辅助信号，以分别输出主切换信号和辅助切换信号。
4.根据权利要求3所述的功率因数校正设备，其中，所述输出单元包括：
第一输出单元，所述第一输出单元具有第一转换器和第一晶体管单元，所述第一转换器转换所述主信号发生器的所述主信号的信号电平，所述第一晶体管单元具有连接在驱动电源与地线之间的第一p沟道金属氧化物半导体（PMOS）晶体管以及连接在所述第一PMOS晶体管与所述地线之间的第一n沟道金属氧化物半导体（NMOS）晶体管，并且所述第一输出单元输出通过调节所述主信号的上升时间和下降时间而获得的所述主切换信号；以及
第二输出单元，所述第二输出单元具有第二转换器和第二晶体管单元，所述第二转换器转换所述辅助信号发生器的所述辅助信号的信号电平，所述第二晶体管单元具有连接在所述驱动电源与所述地线之间的第二PMOS晶体管以及连接在所述第二PMOS晶体管与所述地线之间的第二NMOS晶体管，并且所述第二输出单元输出通过调节所述辅助信号的上升时间和下降时间而获得的所述辅助切换信号，所述辅助切换信号具有与所述输入信号的上升时间相比延迟的上升时间。
5.根据权利要求4所述的功率因数校正设备，其中，所述第一晶体管单元包括连接在所述第一PMOS晶体管与所述第一NMOS晶体管之间的或者连接在所述第一PMOS晶体管和所述第一NMOS晶体管的连接点与输出端子之间的至少一个电阻器。
6.根据权利要求4所述的功率因数校正设备，其中，所述第二晶体管单元包括连接在所述第二PMOS晶体管与所述第二NMOS晶体管之间的或者连接在所述第二PMOS晶体管和所述第二NMOS晶体管的连接点与输出端子之间的至少一个电阻器。
7.根据权利要求2所述的功率因数校正设备，其中，所述主信号发生器和所述辅助信号发生器中的每个均包括使所述单个输入信号的上升时间或下降时间延迟的延迟单元。
8.根据权利要求7所述的功率因数校正设备，其中，所述辅助信号发生器还包括转换所述延迟单元的输出信号的电平的转换器、以及在所述转换器的输出信号与所述单个输入信号之间执行逻辑“与”操作的“与”门。
9.根据权利要求7所述的功率因数校正设备，其中，所述辅助信号发生器使通过所述主信号发生器延迟的信号的上升时间或下降时间延迟。
10.根据权利要求7所述的功率因数校正设备，其中，所述延迟单元包括彼此串联地连接的至少两个转换器、以及连接在所述两个转换器的连接点与所述地线之间的电容器。
11.根据权利要求10所述的功率因数校正设备，其中，所述主信号发生器的所述延迟单元的所述电容器具有的电容比所述辅助信号发生器的所述延迟单元的所述电容器的电容高。
12.根据权利要求10所述的功率因数校正设备，其中，所述延迟单元还包括连接在所述两个转换器之间的晶体管、电阻器、以及电流源中的至少两者。
13.根据权利要求1所述的功率因数校正设备，其中，所述功率因数校正单元还包括：
第一电感器，所述第一电感器具有接收整流功率的一端以及连接至所述主切换器的漏极的另一端；以及
第二电感器，所述第二电感器具有连接至所述第一电感器的所述另一端的一端以及连接至所述辅助切换器的漏极的另一端。
14.一种供电设备，所述供电设备包括：
功率因数校正电路，所述功率因数校正电路包括功率因数校正单元和控制单元，所述功率因数校正单元具有：主切换器，所述主切换器切换整流功率以校正输入功率的功率因数；辅助切换器，所述辅助切换器在所述主切换器被接通之前接通以形成用于剩余功率的传递路径；第一电感器，所述第一电感器具有接收所述整流功率的一端以及连接至所述主切换器的漏极的另一端；以及第二电感器，所述第二电感器具有连接至所述第一电感器的所述另一端的一端以及连接至所述辅助切换器的漏极的另一端，所述控制单元基于单个输入信号控制所述主切换器和所述辅助切换器的操作；以及
功率转变电路，所述功率转变电路将来自所述功率因数校正电路的具有校正功率因数的功率转变成具有预置电压电平的功率。
15.根据权利要求14所述的供电设备，其中，所述功率转变电路是转换具有所述校正功率因数的所述功率以将所述功率转变成预置交流（AC）功率的转换器电路。
16.根据权利要求14所述的供电设备，其中，所述控制单元包括：
主信号发生器，所述主信号发生器包括分别使所述单个输入信号的上升时间和下降时间延迟预置时间的延迟单元，以产生主信号；以及
辅助信号发生器，所述辅助信号发生器包括另一延迟单元以产生辅助信号，所述辅助信号具有与所述单个输入信号的上升时间相同的上升时间以及与所述单个输入信号的下降时间相比缩短的下降时间。
17.根据权利要求16所述的供电设备，其中，所述控制单元还包括输出单元，所述输出单元接收所述主信号发生器的所述主信号和所述辅助信号发生器的所述辅助信号，以分别输出主切换信号和辅助切换信号。
18.根据权利要求17所述的供电设备，其中，所述输出单元包括：
第一输出单元，所述第一输出单元具有第一转换器和第一晶体管单元，所述第一转换器转换所述主信号发生器的所述主信号的信号电平，所述第一晶体管单元具有连接在驱动电源与地线之间的第一p沟道金属氧化物半导体（PMOS）晶体管以及连接在所述第一PMOS晶体管与所述地线之间的第一n沟道金属氧化物半导体（NMOS）晶体管，并且所述第一输出单元输出通过调节所述主信号的上升时间和下降时间而获得的所述主切换信号；以及
第二输出单元，所述第二输出单元具有第二转换器和第二晶体管单元，所述第二转换器转换所述辅助信号发生器的所述辅助信号的信号电平，所述第二晶体管单元具有连接在所述驱动电源与所述地线之间的第二PMOS晶体管以及连接在所述第二PMOS晶体管与所述地线之间的第二NMOS晶体管，并且所述第二输出单元输出通过调节所述辅助信号的上升时间和下降时间而获得的所述辅助切换信号，所述辅助切换信号具有与所述输入信号的上升时间相比延迟的上升时间。
19.根据权利要求18所述的供电设备，其中，所述第一晶体管单元包括连接在所述第一PMOS晶体管与所述第一NMOS晶体管之间的或者连接在所述第一PMOS晶体管和所述第一NMOS晶体管的连接点与输出端子之间的至少一个电阻器，并且
所述第二晶体管单元包括连接在所述第二PMOS晶体管与所述第二NMOS晶体管之间的或者连接在所述第二PMOS晶体管和所述第二NMOS晶体管的连接点与输出端子之间的至少一个电阻器。
20.根据权利要求16所述的供电设备，其中，所述辅助信号发生器还包括转换所述延迟单元的输出信号的电平的转换器、以及在所述转换器的输出信号与所述单个输入信号之间执行逻辑“与”操作的“与”门。
21.根据权利要求16所述的供电设备，其中，所述辅助信号发生器使通过所述主信号发生器延迟的信号的上升时间或下降时间延迟。
22.根据权利要求16所述的供电设备，其中，所述延迟单元包括彼此串联地连接的至少两个转换器、以及连接在所述两个转换器的连接点与所述地线之间的电容器，并且
所述主信号发生器的所述延迟单元的所述电容器具有的电容比所述辅助信号发生器的所述延迟单元的所述电容器的电容高。
23.根据权利要求16所述的供电设备，其中，所述延迟单元还包括连接在所述两个转换器之间的晶体管、电阻器、以及电流源中的至少两者。
24.一种电机驱动设备，所述电机驱动设备包括：
功率因数校正电路，所述功率因数校正电路包括功率因数校正单元和控制单元，所述功率因数校正单元具有：主切换器，所述主切换器切换整流功率以校正输入功率的功率因数；辅助切换器，所述辅助切换器在所述主切换器被接通之前接通以形成用于剩余功率的传递路径；第一电感器，所述第一电感器具有接收所述整流功率的一端以及连接至所述主切换器的漏极的另一端；以及第二电感器，所述第二电感器具有连接至所述第一电感器的所述另一端的一端以及连接至所述辅助切换器的漏极的另一端，所述控制单元基于单个输入信号控制所述主切换器和所述辅助切换器的操作；以及
转换器电路，所述转换器电路将来自所述功率因数校正电路的具有校正功率因数的功率转换成预置AC功率以驱动电机。
25.根据权利要求24所述的电机驱动设备，其中，所述控制单元包括：
主信号发生器，所述主信号发生器通过分别使所述单个输入信号的上升时间和下降时间延迟预置时间来产生主信号；以及
辅助信号发生器，所述辅助信号发生器产生辅助信号，所述辅助信号具有与所述单个输入信号的上升时间相同的上升时间以及与所述单个输入信号的下降时间相比缩短的下降时间。
26.根据权利要求25所述的电机驱动设备，其中，所述控制单元还包括输出单元，所述输出单元接收所述主信号发生器的所述主信号和所述辅助信号发生器的所述辅助信号，以分别输出主切换信号和辅助切换信号。
27.根据权利要求26所述的电机驱动设备，其中，所述输出单元包括：
第一输出单元，所述第一输出单元具有第一转换器和第一晶体管单元，所述第一转换器转换所述主信号发生器的所述主信号的信号电平，所述第一晶体管单元具有连接在驱动电源与地线之间的第一p沟道金属氧化物半导体（PMOS）晶体管以及连接在所述第一PMOS晶体管与所述地线之间的第一n沟道金属氧化物半导体（NMOS）晶体管，并且所述第一输出单元输出通过调节所述主信号的上升时间和下降时间而获得的所述主切换信号；以及
第二输出单元，所述第二输出单元具有第二转换器和第二晶体管单元，所述第二转换器转换所述辅助信号发生器的所述辅助信号的信号电平，所述第二晶体管单元具有连接在所述驱动电源与所述地线之间的第二PMOS晶体管以及连接在所述第二PMOS晶体管与所述地线之间的第二NMOS晶体管，并且所述第二输出单元输出通过调节所述辅助信号的上升时间和下降时间而获得的所述辅助切换信号，所述辅助切换信号具有与所述输入信号的上升时间相比延迟的上升时间。
28.根据权利要求27所述的电机驱动设备，其中，所述第一晶体管单元包括连接在所述第一PMOS晶体管与所述第一NMOS晶体管之间的或者连接在所述第一PMOS晶体管和所述第一NMOS晶体管的连接点与输出端子之间的至少一个电阻器，并且
所述第二晶体管单元包括连接在所述第二PMOS晶体管与所述第二NMOS晶体管之间的或者连接在所述第二PMOS晶体管和所述第二NMOS晶体管的连接点与输出端子之间的至少一个电阻器。
29.根据权利要求25所述的电机驱动设备，其中，所述辅助信号发生器还包括转换所述延迟单元的输出信号的电平的转换器、以及在所述转换器的输出信号与所述单个输入信号之间执行逻辑“与”操作的“与”门。
30.根据权利要求25所述的电机驱动设备，其中，所述辅助信号发生器使通过所述主信号发生器延迟的信号的上升时间或下降时间延迟。
31.根据权利要求25所述的电机驱动设备，其中，所述延迟单元包括彼此串联地连接的至少两个转换器、以及连接在所述两个转换器的连接点与所述地线之间的电容器，并且
所述主信号发生器的所述延迟单元的所述电容器具有的电容比所述辅助信号发生器的所述延迟单元的所述电容器的电容高。
32.根据权利要求25所述的电机驱动设备，其中，所述延迟单元还包括连接在所述两个转换器之间的晶体管、电阻器、以及电流源中的至少两者。
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