CN103779230B - 一种ldmos的制备工艺方法 - Google Patents

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Abstract

本发明公开了一种LDMOS的制备工艺方法，通过将深沟槽刻蚀及填充步骤移至器件形成之后再完成，同时将深沟槽内填充物分两部分，下面是掺杂多晶硅，上面是钨。通过本发明的方法制得的LDMOS可以降低器件的导通电阻，简化工艺控制难度，提高产品良率，使制造工艺适合大批量生产。此外由于本发明将沟槽放在晶体管形成之后完成，后续热过程大大减少，避免热过程对沟槽的影响，减少缺陷的形成，特别是位错的出现，并最终降低元器件的漏电。

Description

一种LDMOS的制备工艺方法
技术领域
本发明属于半导体集成电路中半导体工艺方法，特别涉及一种LDMOS（LaterallyDiffused Metal Oxide Semiconductor，横向扩散金属氧化物半导体）的制备工艺方法。
背景技术
LDMOS（Laterally Diffused Metal Oxide Semiconductor，横向扩散金属氧化物半导体）主要应用于开关，对导通电阻和漏电有很高的要求。现有的LDMOS的结构如图1所示。目前流行的LDMOS制备工艺过程中，刻蚀沟槽及沟槽填充在晶体管器件形成之前完成，并且由于生产工艺条件限制，沟槽通常利用多晶硅进行填充，然后利用金属硅化物将多晶硅与相邻的晶体管源极连接。但是由于金属硅化物在沟槽顶端侧壁形成工艺较难控制，严重时会发生断裂，从而导致晶体管导通电阻增大，并影响产品良率。
发明内容
本发明解决的技术问题是提供一种LDMOS的制备工艺方法，优化现有生产工艺，降低导通电阻，同时可以降低工艺控制难度，提高产品良率，使制造工艺适合大批量生产。此外由于新工艺将沟槽放在晶体管形成之后完成，后续热过程大大减少，避免热过程对沟槽的影响，减少缺陷的形成，特别是位错的出现（位错就是晶体中的线缺陷，即原子排列的一种错排），并最终降低元器件的漏电。
为解决上述技术问题，本发明提供一种LDMOS的制备工艺方法，主要包含如下工艺步骤：
步骤1，首先形成晶体管结构，具体包括：在硅衬底上首先生长一层与硅衬底掺杂类型相同的外延单晶硅，然后利用光刻及离子注入工艺形成与硅衬底掺杂类型相反的低压阱，与硅衬底相同类型掺杂形成沟道区和源极，最后依次生长栅氧化层、多晶硅栅、栅极金属硅化物，并利用光刻及干法刻蚀形成栅极；
步骤2，在步骤1形成的晶体管结构表面沉积一层氧化物作为硬掩模层，利用光刻定义出深沟槽的区域并刻蚀硬掩模层；
步骤3，依据硬掩模层作为阻挡层刻蚀形成深沟槽；
步骤4，在深沟槽内填充与硅衬底相同类型掺杂的多晶硅，并利用干法刻蚀回刻多晶硅；
步骤5，在深沟槽内剩余部分及其上硬掩模层内填充钨，并利用化学机械研磨的方法将硬掩模层表面的钨去除；
步骤6，最后采用标准的后端半导体制备工艺形成接触孔及金属连接。
进一步地，步骤1中，所述晶体管结构的形成是在深沟槽形成之前完成，并且所述外延单晶硅的厚度为1-3微米，电阻率为0.2-1.5ohm.cm。
进一步地，步骤1中，所述硅衬底是N型或P型；如硅衬底是N型，则外延单晶硅是N型，低压阱是P型，沟道区是N型掺杂形成的，步骤4中深沟槽内填充的多晶硅是N型掺杂；如硅衬底是P型，则外延单晶硅是P型，低压阱是N型，沟道区是P型掺杂形成的，步骤4中深沟槽内填充的多晶硅是P型掺杂。
进一步地，步骤2中，所述硬掩模层的厚度要大于栅极厚度，所述硬掩模层的厚度为0.3-0.7微米；该硬掩模层采用常压化学气相沉积的方式生长或其它成膜方式生长。
进一步地，步骤3中，所述深沟槽的深度约为1.2-3.2微米，宽度约为0.5-1.5微米。
进一步地，步骤4中，所述深沟槽内填充掺杂多晶硅，掺杂浓度为1E19-5E20/cm3,利用干法刻蚀回刻多晶硅，需要使多晶硅表面低于源极底部，并使多晶硅与掺杂类型相同的阱区形成充分接触。
进一步地，步骤5中，所述在深沟槽内剩余部分及其上硬掩模层内填充钨，填充温度为400-450℃，并且利用化学机械研磨工艺将硬掩模层表面的钨去除，但是硬掩模层内填充的钨不需要去除。
和现有技术相比，本发明具有以下有益效果：本发明提出了一种LDMOS的制备工艺方法，可以降低导通电阻，简化工艺控制难度，提高产品良率，使制造工艺适合大批量生产。同时，由于本发明工艺方法将沟槽放在晶体管形成之后完成，后续热过程大大减少，避免热过程对沟槽的影响，该工艺可以减少缺陷的形成，特别是位错的出现，并最终降低元器件的漏电。
附图说明
图1是现有的LDMOS器件的结构示意图；
图2-图6是本发明方法的每一步骤完成后的器件剖面结构示意图；其中，图2是本发明方法的步骤1完成后的器件剖面结构示意图；图3是本发明方法的步骤2完成后的器件剖面结构示意图；图4是本发明方法的步骤3完成后的器件剖面结构示意图；图5是本发明方法的步骤4完成后的器件剖面结构示意图；图6是本发明方法的步骤5完成后的器件剖面结构示意图。
图中附图标记说明如下：
1是N型硅衬底
2是N型外延单晶硅
3是深沟槽
4是低压P型阱
5是沟道区
6是栅氧化层
7是多晶硅栅
8是栅极金属硅化物
9是源极
10是硬掩模层
11是多晶硅
12是钨
具体实施方式
下面结合附图和实施例对本发明作进一步详细的说明。
实施例一P型LDMOS的制备工艺
下面以P型LDMOS的制备工艺为例，具体阐述本发明所涉及的制备工艺。需要说明一点，本发明也适用于制备N型LDMOS。
1.如图2所示，首先根据本领域常规的标准工艺形成LDMOS晶体管结构，具体包括如下步骤：在N型硅衬底1上首先生长一层N型外延单晶硅2，N型外延单晶硅2的厚度为1-3微米，电阻率约为0.2-1.5ohm.cm，然后利用本领域常规的光刻及离子注入工艺形成低压P型阱4，N型掺杂形成沟道区5和源极9，最后依次生长栅氧化层6、多晶硅栅7、栅极金属硅化物8，并利用本领域常规的光刻及干法刻蚀工艺形成栅极。
2.如图3所示，在图2所示的LDMOS晶体管上沉积一层氧化物作为硬掩模层10，硬掩模层10的厚度要大于栅极厚度，具体约为0.3-0.7微米。硬掩模层10可以利用常压化学气相沉积的方式生长，也可以利用别的成膜方式生长。利用光刻工艺定义出深沟槽的区域并刻蚀硬掩模层10。
3.如图4所示，依据硬掩模层10作为阻挡层刻蚀形成深沟槽3，深沟槽3的深度约为1.2-3.2微米，宽度约为0.5-1.5微米。
4.如图5所示，在深沟槽3内填充N型掺杂的多晶硅11，掺杂浓度约为1E19-5E20/cm3，并利用干法刻蚀回刻多晶硅11，使多晶硅11表面低于源极9底部，并使多晶硅11与N阱区（即沟道区5）形成充分接触。
5.如图6所示，在深沟槽3内剩余部分及其上硬掩模层10内填充钨12，填充温度为400-450℃，并利用化学机械研磨的方法将硬掩模层10表面的钨去除，但是硬掩模层10内填充的钨不需要去除。
6.最后采用本领域常规的标准的后端半导体制备工艺形成接触孔及金属连接等。
本发明方法中，晶体管结构的形成是在深沟槽形成之前完成，通过将深沟槽刻蚀及填充移至晶体管器件形成之后再形成，同时将深沟槽内填充物分两部分，下面是掺杂多晶硅，上面是钨。通过本发明的新工艺加工LDMOS可以降低器件的导通电阻，简化工艺控制难度，提高产品良率，使制造工艺适合大批量生产。此外由于本发明工艺方法将沟槽放在晶体管形成之后完成，后续热过程大大减少，避免热过程对沟槽的影响，减少缺陷的形成，特别是位错的出现，并最终降低元器件的漏电。
实施例二N型LDMOS的制备工艺
实施例二与实施例一的区别在于：
步骤1中，在P型硅衬底上生长一层P型外延单晶硅，然后利用本领域常规的光刻及离子注入工艺形成低压N型阱，P型掺杂形成沟道区和源极；
步骤4中，在深沟槽内填充P型掺杂的多晶硅。

Claims (7)

1.一种LDMOS的制备工艺方法，其特征在于，主要包含如下工艺步骤：
步骤1，首先形成晶体管结构，具体包括：在硅衬底上首先生长一层与硅衬底掺杂类型相同的外延单晶硅，然后利用光刻及离子注入工艺形成与硅衬底掺杂类型相反的低压阱，与硅衬底相同类型掺杂形成沟道区和源极，最后依次生长栅氧化层、多晶硅栅、栅极金属硅化物，并利用光刻及干法刻蚀形成栅极；
步骤2，在步骤1形成的晶体管结构表面沉积一层氧化物作为硬掩模层，利用光刻定义出深沟槽的区域并刻蚀硬掩模层；
步骤3，依据硬掩模层作为阻挡层刻蚀形成深沟槽；
步骤4，在深沟槽内填充与硅衬底相同类型掺杂的多晶硅，并利用干法刻蚀回刻多晶硅，使多晶硅表面低于源极底部，并使多晶硅与沟道区形成充分接触；
步骤5，在深沟槽内剩余部分及其上硬掩模层内填充钨，并利用化学机械研磨的方法将硬掩模层表面的钨去除；
步骤6，最后采用标准的后端半导体制备工艺形成接触孔及金属连接。
2.根据权利要求1所述的LDMOS的制备工艺方法，其特征在于：步骤1中，所述晶体管结构的形成是在深沟槽形成之前完成，并且所述外延单晶硅的厚度为1-3微米，电阻率为0.2-1.5ohm.cm。
3.根据权利要求1所述的LDMOS的制备工艺方法，其特征在于：步骤1中，所述硅衬底是N型或P型；如硅衬底是N型，则外延单晶硅是N型，低压阱是P型，沟道区是N型掺杂形成的，步骤4中深沟槽内填充的多晶硅是N型掺杂；如硅衬底是P型，则外延单晶硅是P型，低压阱是N型，沟道区是P型掺杂形成的，步骤4中深沟槽内填充的多晶硅是P型掺杂。
4.根据权利要求1所述的LDMOS的制备工艺方法，其特征在于：步骤2中，所述硬掩模层的厚度要大于栅极厚度，所述硬掩模层的厚度为0.3-0.7微米；该硬掩模层采用常压化学气相沉积的方式生长或其它成膜方式生长。
5.根据权利要求1所述的LDMOS的制备工艺方法，其特征在于：步骤3中，所述深沟槽的深度为1.2-3.2微米，宽度为0.5-1.5微米。
6.根据权利要求1所述的LDMOS的制备工艺方法，其特征在于：步骤4中，所述深沟槽内填充掺杂多晶硅，掺杂浓度为1E19-5E20/cm3,利用干法刻蚀回刻多晶硅，需要使多晶硅表面低于源极底部，并使多晶硅与掺杂类型相同的阱区形成充分接触。
7.根据权利要求1所述的LDMOS的制备工艺方法，其特征在于：步骤5中，所述在深沟槽内剩余部分及其上硬掩模层内填充钨，填充温度为400-450℃，并且利用化学机械研磨工艺将硬掩模层表面的钨去除，但是硬掩模层内填充的钨不需要去除。
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CN102157493B (zh) * 2010-02-11 2013-07-24 上海华虹Nec电子有限公司 金属塞及其制造方法
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