CN103681621B - 半导体检测结构及形成方法 - Google Patents

Abstract

一种半导体检测结构及形成方法，所述半导体检测结构包括：基底，位于基底第一区域上的第一待检测单元，位于基底第二区域上的第二待检测单元，位于基底上的N型掺杂结构和P型掺杂结构，与所述N型掺杂结构和P型掺杂结构的一端电连接的第一金属层，一个第一金属层对应于一个第一待检测单元，与所述N型掺杂结构和P型掺杂结构的另一端电连接的第二金属层，一个第二金属层对应于一个第二待检测单元，所述N型掺杂结构、第一金属层、P型掺杂结构、第二金属层串联后与交流电源相连接。通过在所述N型掺杂结构、P型掺杂结构和金属层之间通交流电，利用珀尔帖效应对所述第一待检测单元、第二待检测单元进行快速的升温和降温，检测时间和成本较低。

Description

半导体检测结构及形成方法

技术领域

本发明涉及半导体测试领域，特别涉及一种能对待检测单元快速升温和降温的半导体检测结构及形成方法。

背景技术

随着集成电路的集成度不断提高，集成电路中的器件密度和电流速率变得越来越高，集成电路中器件的可靠性变得越来越重要。由于集成电路对应的电子产品会在不同的温度环境下使用，对集成电路或器件在不同温度条件下的测试变得越来越重要。例如，对金属互连线的电迁移检测，对栅介质层的与时间相关的电介质测试，器件的高温、低温寿命测试等，都需要在较高温度和较低温度的环境下循环进行测试，以便能获得在不同温度下集成电路或器件的电学性能。

传统的电迁移检测，与时间相关的电介质测试，器件的高温、低温寿命测试等通过封装级可靠性测试（Packagelevelreliabilitytest）来完成，这种测试评价方法需要对样品划片进行芯片封装后，装入烘箱或放在加热台表面进行测试。但利用烘箱或加热台测试时需要花大量的时间在升温和降温的过程中，真正用于测试的时间占整个测试时间的比例较小，极大地浪费了时间和用于升温、降温的电量，测试成本很高。

为此，现有技术提出了晶圆级可靠性测试（Waferlevelreliabilitytest），利用微加热器直接对待检测器件进行加热，关于利用微加热器对待检测器件进行检测的检测装置和方法请参考公开号为US2004/0036495A1的美国专利申请。但所述微加热器只能快速地加热，不能快速地降温，因此无法满足现有的测试需求。

发明内容

本发明解决的问题是提供一种半导体检测结构及形成方法，能快速地对待检测单元进行升温和降温，从而满足测试需求。

为解决上述问题，本发明技术方案首先提供了一种半导体检测结构，包括：基底，所述基底包括第一区域和第二区域；位于所述基底第一区域上的第一待检测单元；位于所述基底第二区域上的第二待检测单元；位于所述基底上的N型掺杂结构和P型掺杂结构，所述N型掺杂结构、P型掺杂结构的一端位于所述基底的第一区域，另一端位于所述基底的第二区域；与所述N型掺杂结构和P型掺杂结构的一端电连接的第一金属层，一个第一金属层对应于一个第一待检测单元；与所述N型掺杂结构和P型掺杂结构的另一端电连接的第二金属层，一个第二金属层对应于一个第二待检测单元；所述N型掺杂结构、第一金属层、P型掺杂结构、第二金属层串联后与交流电源相连接。

可选的，所述N型掺杂结构和P型掺杂结构为位于基底内的N型掺杂区和P型掺杂区。

可选的，所述N型掺杂结构和P型掺杂结构为位于基底表面的N型多晶硅结构和P型多晶硅结构。

可选的，还包括，位于所述N型掺杂结构和P型掺杂结构表面的导电插塞，所述N型掺杂结构和P型掺杂结构表面通过所述导电插塞与第一金属层、第二金属层电学连接。

可选的，在基底第一区域上，所述N型掺杂结构、P型掺杂结构与导电插塞相接触的位置围绕第一待检测单元设置。

可选的，在基底第二区域上，所述N型掺杂结构、P型掺杂结构与导电插塞相接触的位置围绕第二待检测单元设置。

可选的，所述第一金属层位于第一待检测单元的正上方，所述第二金属层位于第二待检测单元的正上方。

可选的，所述第一金属层、第二金属层为环形金属层，所述环形金属层的中间区域对应于第一待检测单元或第二待检测单元的位置。

可选的，所述环形金属层的高度高于、等于或低于所述第一待检测单元、第二待检测单元的高度，且所述环形金属层通过导电插塞与所述N型掺杂结构和P型掺杂结构电学连接。

可选的，所述环形金属层位于所述基底表面，且直接与所述N型掺杂结构和P型掺杂结构电学连接。

可选的，所述第一待检测单元和第二待检测单元包括：MOS晶体管、功率器件、存储器、LED器件、光伏器件、图像传感器、电感、电容、电阻、集成电路其中的一种或几种。

本发明技术方案还提供了一种半导体检测结构的形成方法，包括：提供基底，所述基底包括第一区域和第二区域；在所述基底第一区域上形成第一待检测单元，在所述基底第二区域上形成第二待检测单元；在所述基底上形成N型掺杂结构和P型掺杂结构，所述N型掺杂结构、P型掺杂结构的一端位于所述基底的第一区域，另一端位于所述基底的第二区域；在所述基底上形成第一金属层和第二金属层，一个第一金属层对应于一个第一待检测单元，且所述第一金属层与第一区域上的N型掺杂结构和P型掺杂结构电连接，一个第二金属层对应于一个第二待检测单元，且所述第二金属层与第二区域上的N型掺杂结构和P型掺杂结构电连接。

可选的，还包括，在所述基底、第一待检测单元、第二待检测单元表面形成层间介质层；在所述层间介质层内形成导电插塞，所述导电插塞位于所述N型掺杂结构和P型掺杂结构的表面，且所述N型掺杂结构在位于基底的第一区域和第二区域上都形成有所述导电插塞，所述P型掺杂结构在位于基底的第一区域和第二区域上都形成有所述导电插塞；在所述层间介质层和导电插塞表面形成第一金属层和第二金属层。

可选的，当所述第一金属层、第二金属层为环形金属层时，在所述基底和N型掺杂结构和P型掺杂结构表面形成围绕第一待检测单元的第一金属层和围绕第二待检测单元的第二金属层。

可选的，形成所述N型掺杂结构的具体工艺为：对所述基底进行N型离子注入，形成N型掺杂区。

可选的，形成所述P型掺杂结构的具体工艺为：对所述基底进行P型离子注入，形成P型掺杂区。

可选的，形成所述N型掺杂结构的具体工艺为：在所述基底表面形成多晶硅结构，并对所述多晶硅结构进行N型掺杂，形成N型多晶硅结构。

可选的，形成所述P型掺杂结构的具体工艺为：在所述基底表面形成多晶硅结构，并对所述多晶硅结构进行P型掺杂，形成P型多晶硅结构。

与现有技术相比，本发明具有以下优点：

本发明实施例的半导体检测结构中，每一个第一待检测单元、第二待检测单元都对应的具有一个金属层，且所述金属层与一个N型掺杂结构和P型掺杂结构电连接，通过在所述N型掺杂结构、P型掺杂结构和金属层之间通交流电，利用珀尔帖效应对所述金属层进行快速的升温和降温，从而可以对所述第一待检测单元、第二待检测单元进行快速的升温和降温，检测时间和成本较低，且不影响对第一待检测单元、第二待检测单元的正常检测。

进一步的，所述第一金属层、第二金属层为环形金属层时，所述环形金属层的中间区域对应于第一待检测单元或第二待检测单元的位置，所述环形金属层可以更靠近所述第一待检测单元或第二待检测单元，吸热和放热的效果更佳。

附图说明

图1至图3是本发明实施例的半导体检测结构的结构示意图；

图4是本发明一实施例的第一待检测单元的温度变化示意图；

图5至图7是图1中第一区域沿AA′线的部分半导体检测结构的形成过程的剖面结构示意图。

具体实施方式

由于现有技术的用于进行晶圆级可靠性测试的检测装置不能对待检测单元进行快速地升温和降温，因此，本发明提供了一种半导体检测结构及形成方法，利用珀尔帖效应对待检测单元进行快速的升温和降温，从而提高了检测效率，降低了检测成本。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

请参考图1，为本发明实施例的半导体检测结构的俯视视角的结构示意图，请参考图2，为图1的半导体检测结构中第一区域的沿AA′线的剖面结构示意图，请参考图3，为图1的半导体检测结构中第二区域的沿BB′线的剖面结构示意图。

一并参考图1、图2和图3，所述半导体检测结构具体包括：基底100，所述基底100包括第一区域101和第二区域102；位于所述基底100的第一区域101上的第一待检测单元111，位于所述基底100第二区域102上的第二待检测单元112；位于所述基底100内的若干条N型掺杂区121和P型掺杂区122，所述N型掺杂区121、P型掺杂区122的一端位于所述基底100的第一区域101，另一端位于所述基底100的第二区域102；位于所述基底100、第一待检测单元111、第二待检测单元112表面的层间介质层130，贯穿所述层间介质层130且位于所述N型掺杂区121和P型掺杂区122表面的导电插塞140；位于所述层间介质层130表面的第一金属层151和第二金属层152，一个第一金属层151对应于一个第一待检测单元111，且所述一个N型掺杂区121和一个P型掺杂区122的一端通过导电插塞140与第一金属层电151电连接；一个第二金属层152对应于一个第二待检测单元112，且所述一个N型掺杂区121和一个P型掺杂区122的一端通过导电插塞140与第二金属层电151电连接；所述若干N型掺杂区121、第一金属层151、P型掺杂区122、第二金属层152通过导电插塞140依次串联后与交流电源160相连接。

具体的，所述基底100为硅基底、锗基底、绝缘体上硅基底、碳化硅基底、锗硅基底、氮化镓基底或玻璃基底等。所述基底还可以为在半导体衬底表面形成有多层半导体材料层、金属材料层的多层堆叠结构。在本实施例中，所述基底100为未掺杂的硅基底。所述基底100的类型可以根据检测的需要具体选择，不影响本发明的保护范围。

所述基底100包括两个区域：第一区域101和第二区域102。所述第一区域101用于形成第一待检测单元111，所述第二区域102用于形成第二待检测单元112。在本实施例中，所述第一区域101和第二区域102间隔较远，使得利用珀尔帖效应对不同的待检测单元进行升温或降温时，升温和降温的区域间隔较远，不会互相影响，从而能更快速地进行升温或降温。所述第一区域101和第二区域102在检测过程中的温度状态相反，当第一区域101处于高温状态时，第二区域101处于低温状态；当第一区域101处于低温状态时，第二区域101处于高温状态。通过不停地改变所述电源产生的电流方向，可以使得第一区域101、第二区域101的温度不停地进行变化，从而使得第一待检测单元、第二待检测单元的温度不停地进行变化，进而进行检测获得不同温度下待检测单元的电学性能和在恶劣的环境中待检测单元的可靠性。

所述第一待检测单元111和第二待检测单元112可以相同，也可以不同。在本实施例中，所述第一待检测单元111和第二待检测单元112都为MOS晶体管，所述MOS晶体管的源极、漏极、栅极表面还可以形成有互连结构（未图示），利用所述互连结构与外界检测电路相连接。当所述半导体检测结构对所述MOS晶体管进行升温或降温的同时，外界检测电路、利用所述互连结构检测MOS晶体管的电学性能，从而获得不同温度下待检测单元的电学性能和在恶劣的环境中待检测单元的可靠性。

在其他实施例中，所述第一待检测单元和第二待检测单元还可以包括：功率器件、存储器、LED器件、光伏器件、图像传感器、电感、电容、电阻、集成电路其中的一种或几种。

在本实施例中，N型掺杂结构和P型掺杂结构分别为N型掺杂区121和P型掺杂区122，所述N型掺杂区121和P型掺杂区122在基底100内不接触，利用N型离子注入工艺在所述基底100内形成条形的N型掺杂区121，利用P型离子注入工艺在所述基底100内形成条形的P型掺杂区122。所述N型掺杂区121和P型掺杂区122的一端位于第一区域101，所述N型掺杂区121和P型掺杂区122的另一端位于第二区域102。

在其他实施例中，所述N型掺杂结构和P型掺杂结构还可以为条形的多晶硅结构，并通过对所述多晶硅结构进行掺杂，形成N型多晶硅结构和P型多晶硅结构，所述N型多晶硅结构和P型多晶硅结构不接触。

在本实施例中，一个N型掺杂结构和一个P型掺杂结构之间具有一个第一待检测单元或第二待检测单元，使得所述N型掺杂结构和P型掺杂结构表面的导电插塞位于所述第一待检测单元或第二待检测单元的两侧，由于利用珀尔帖效应吸热和放热的位置位于导电插塞与N型掺杂结构、P型掺杂结构相接触的位置，使得吸热或加热较均匀。

在其他实施例中，一个所述N型掺杂结构和一个所述P型掺杂结构对应的围绕一个第一待检测单元或第二待检测单元的周围设置，呈具有两个缺口的环形，使得所述第一待检测单元和第二待检测单元表面的导电插塞位于所述第一待检测单元或第二待检测单元的周围，吸热或加热更均匀。

在其他实施例中，一个所述N型掺杂结构和一个所述P型掺杂结构也可以位于对应的第一待检测单元或第二待检测单元的同一侧。

在本实施例中，一个N型掺杂结构通过至少一个导电插塞与第一金属层电连接，一个N型掺杂结构通过至少一个导电插塞与第二金属层电连接，一个P型掺杂结构通过至少一个导电插塞与第一金属层电连接，一个P型掺杂结构通过至少一个导电插塞与第二金属层电连接。由于根据珀尔帖效应，吸热和放热的位置位于所述N型掺杂结构和P型掺杂结构与导电插塞相接触的位置，所述导电插塞的数量越多，吸热或加热的效果越佳。

在本实施例中，所述第一金属层151位于第一待检测单元111的正上方，且一个第一金属层151对应于一个第一待检测单元111，所述第一金属层151通过导电插塞140与对应第一待检测单元111一侧的N型掺杂结构或P型掺杂结构电连接。所述第二金属层152位于第二待检测单元112的正上方，且一个第二金属层152对应于一个第二待检测单元112，所述第二金属层152通过导电插塞140与对应第一待检测单元111一侧的N型掺杂结构或P型掺杂结构电连接。

在其他实施例中，所述第一金属层也可以位于第一待检测单元的斜上方，所述第二金属层也可以位于第二待检测单元的斜上方。

在其他实施例中，所述第一金属层、第二金属层也可以为环形金属层，一个环形金属层对应于一个第一待检测单元或第二待检测单元。所述环形金属层的高度可以高于所述第一待检测单元、第二待检测单元的高度，且所述环形金属层的中间区域对应于第一待检测单元、第二待检测单元的正上方；或者所述环形金属层的高度低于或等于所述第一待检测单元、第二待检测单元的高度，使得第一待检测单元、第二待检测单元位于所述环形金属层的中间区域；或者所述环形金属层形成于所述基底表面，且所述环形金属层直接与N型掺杂结构或P型掺杂结构电连接，所述环形金属层围绕第一待检测单元、第二待检测单元设置。利用所述环形金属层也能均匀地对第一待检测单元、第二待检测单元进行吸热或加热，且由于所述环形金属层可以更靠近第一待检测单元、第二待检测单元，使得升温或降温的效率更高，所耗费的升温或降温的时间更少。

在其他实施例中，所述环形金属层的厚度也可以较厚，使得所述厚度约等于甚至大于第一待检测单元、第二待检测单元的高度，从而能更好地对所述第一待检测单元、第二待检测单元进行吸热或加热。

所述若干N型掺杂区121、第一金属层151、P型掺杂区122、第二金属层152通过导电插塞140依次串联后与电源160相连接，使得每一个第一金属层151都对应地具有一个N型掺杂区121和P型掺杂区122相连接，每一个第二金属层152都对应地具有一个N型掺杂区121和P型掺杂区122相连接，所述N型掺杂区121、第一金属层151、P型掺杂区122、第二金属层152连接成S形互连结构后与交流电源160相连接。在本实施例中，位于最两端的N型掺杂区121和P型掺杂区122通过导电插塞与层间金属层相连，且通过所述层间金属层与交流电源160相连接。在其他实施例中，也可以通过位于最两端的第一金属层和第二金属层与交流电源相连接。

在本实施例中，所述交流电源160可以阶段性地输出矩形波交流电源。且通过控制交流电源正向电压和反向电压的时间和大小，控制不同电流方向的时间和电流的大小，可以使得第一待检测单元、第二待检测单元在不同的温度范围下进行测试。

当所述电源160产生的电流从电源160的第一端161流出，从电源160第二端162流入：

在第一区域101中，电流从N型掺杂区121流向第一金属层151，从第一金属层151流向P型掺杂区122，根据珀耳贴效应，在所述N型掺杂区121与导电插塞140之间的接触面、所述P型掺杂区122与导电插塞140之间的接触面会发生吸热现象，且金属为热导体，使得整块第一金属层151和与之相连的导电插塞140的温度降低，利用所述降温的导电插塞140、第一金属层151对所述第一待检测单元111进行降温。

在第二区域102中，电流从P型掺杂区122流向第二金属层152，从第二金属层152流向N型掺杂区121，根据珀耳贴效应，所述N型掺杂区121与导电插塞140之间的接触面、所述P型掺杂区122与导电插塞140之间的接触面会发生放热现象，且金属为热导体，使得整块第二金属层152和与之相连的导电插塞140的温度升高，利用所述升温的导电插塞140、第二金属层152对所述第二待检测单元112进行升温。

当所述电源160产生的电流从电源160的第二端162流出，从电源160第一端161流入：

在第一区域101中，电流从P型掺杂区122流向第一金属层151，从第一金属层151流向N型掺杂区121，根据珀耳贴效应，在所述N型掺杂区121与导电插塞140之间的接触面、所述P型掺杂区122与导电插塞140之间的接触面会发生放热现象，且金属为热导体，使得整块第一金属层151和与之相连的导电插塞140的温度升高，利用所述升温的导电插塞140、第一金属层151对所述第一待检测单元111进行升温。

在第二区域102中，电流从N型掺杂区121流向第二金属层152，从第二金属层152流向P型掺杂区122，根据珀耳贴效应，所述N型掺杂区121与导电插塞140之间的接触面、所述P型掺杂区122与导电插塞140之间的接触面会发生吸热现象，且金属为热导体，使得整块第二金属层152和与之相连的导电插塞140的温度降低，利用所述降温的导电插塞140、第二金属层152对所述第二待检测单元112进行降温。

通过控制所述电源160不同电流方向的时间和电流的大小，可以控制第一待检测单元111、第二待检测单元112升温和降温的时间，从而控制第一待检测单元111、第二待检测单元112的最高温度和最低温度。当所述两个电流方向的时间不同时，还可以使得所述第一待检测单元111、第二待检测单元112分别具有不同的最高温度和最低温度，从而在一个半导体检测结构中对两组不同的待检测单元进行检测。

请参考图4，为本发明一实施例的第一待检测单元的温度变化示意图。利用所述半导体检测结构对所述第一待检测单元加热10秒，即可以将所述第一待检测单元从0摄氏度上升到70摄氏度，且利用所述半导体检测结构对所述第一待检测单元吸热10秒，即可以将所述第一待检测单元从70摄氏度下降到0摄氏度。利用所述半导体检测结构可以快速地对所述待检测单元进行升温或降温，并利用与待检测单元相连接的外部检测电路获得不同温度下待检测单元的电学性能。且通过将所述待检测单元进行不停的升温和降温，可以检测出在恶劣的环境中待检测单元的可靠性。

本发明实施例还提供了一种所述半导体检测结构的形成方法，请参考图5至图7，为本发明实施例的半导体检测结构的形成过程的剖面结构示意图。

为了便于图示，所述图5至图7中只示出了图1中第一区域沿AA′线的部分半导体检测结构的形成过程的剖面结构示意图。第二区域内的半导体检测结构部分的形成过程与第一区域内的半导体检测结构部分的形成过程相似，相应参考即可。

请参考图5和图1，提供基底100，所述基底100包括第一区域101和第二区域102，在所述基底100第一区域101上形成第一待检测单元111，在所述基底100第二区域102上形成第二待检测单元112，在所述基底内形成若干条N型掺杂区121和P型掺杂区122，所述N型掺杂区121、P型掺杂区122的一端位于所述基底100的第一区域101，另一端位于所述基底100的第二区域102。

在本实施例中，所述第一待检测单元111和第二待检测单元112为MOS晶体管，由于MOS晶体管的形成工艺为本领域技术人员的公知技术，在此不作详述。在其它实施例中，所述第一待检测单元和第二待检测单元还可以包括：功率器件、存储器、LED器件、光伏器件、图像传感器、电感、电容、电阻、集成电路其中的一种或几种。

在本实施例中，所述N型掺杂结构和P型掺杂结构为位于基底内的N型掺杂区121和P型掺杂区122。形成所述N型掺杂区的具体工艺为：利用光刻胶为掩膜，对所述基底100进行N型离子注入，形成N型掺杂区121。形成所述P型掺杂区的具体工艺为：利用光刻胶为掩膜，对所述基底100进行P型离子注入，形成P型掺杂区122。形成所述N型掺杂区121和P型掺杂区122与形成第一待检测单元111和第二待检测单元112的工艺分别进行。在其它实施例中，所述N型掺杂区或P型掺杂区可以与所述MOS晶体管的源极、漏极同时形成，从而节省了工艺。

在其它实施例中，所述N型掺杂结构和P型掺杂结构还可以为位于基底表面的N型多晶硅结构和P型多晶硅结构。形成所述N型多晶硅结构的具体工艺为：在所述基底表面形成条形的多晶硅结构，并对所述多晶硅结构进行N型掺杂，形成N型多晶硅结构。形成所述P型多晶硅结构的具体工艺为：在所述基底表面形成条形的多晶硅结构，并对所述多晶硅结构进行P型掺杂，形成P型多晶硅结构。形成所述N型多晶硅结构和P型多晶硅结构的工艺与形成第一待检测单元和第二待检测单元中的工艺分别进行。在其它实施例中，所述N型多晶硅结构和P型多晶硅结构的多晶硅结构可以与所述MOS晶体管的栅极同时形成，从而节省了工艺。

请参考图6和图1，在所述基底100、第一待检测单元111、第二待检测单元112表面形成层间介质层130，在所述层间介质层130内形成贯穿所述层间介质层130的导电插塞140，所述导电插塞140位于所述N型掺杂区121和P型掺杂区122的表面，且所述N型掺杂区121在位于基底100的第一区域101和第二区域102上都形成有所述导电插塞140，所述P型掺杂区122在位于基底100的第一区域101和第二区域102上都形成有所述导电插塞140。

请参考图7和图1，在所述层间介质层130表面形成第一金属层151和第二金属层152，一个第一金属层151对应于一个第一待检测单元111，且通过导电插塞140与第一区域101上的N型掺杂区121和P型掺杂区122电学连接，一个第二金属层152对应于一个第二待检测单元112，且通过导电插塞140与第二区域102上的N型掺杂区121和P型掺杂区122电学连接。

在本实施例中，所述第一金属层151位于第一待检测单元111的正上方，所述第二金属层152位于第二待检测单元112的正上方，所述第一金属层151、第二金属层152可以与基底上的第一层金属层（M1）同时形成，可以节省工艺。

综上，本发明实施例的半导体检测结构中，每一个第一待检测单元、第二待检测单元都对应的具有一个金属层，且所述金属层与一个N型掺杂结构和P型掺杂结构电连接，利用珀尔帖效应对所述金属层进行快速的升温和降温，从而对所述第一待检测单元、第二待检测单元进行快速的升温和降温，检测时间和成本较低，且不影响对第一待检测单元、第二待检测单元的正常检测。

进一步的，所述第一金属层、第二金属层为环形金属层时，所述环形金属层的中间区域对应于第一待检测单元或第二待检测单元的位置，所述环形金属层可以更靠近所述第一待检测单元或第二待检测单元，吸热和放热的效果更佳。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (16)

1.一种半导体检测结构，其特征在于，包括：基底，所述基底包括第一区域和第二区域；位于所述基底第一区域上的第一待检测单元；位于所述基底第二区域上的第二待检测单元；位于所述基底上的N型掺杂结构和P型掺杂结构，所述N型掺杂结构、P型掺杂结构的一端位于所述基底的第一区域，另一端位于所述基底的第二区域；与所述N型掺杂结构和P型掺杂结构的一端电连接的第一金属层，一个第一金属层对应于一个第一待检测单元；与所述N型掺杂结构和P型掺杂结构的另一端电连接的第二金属层，一个第二金属层对应于一个第二待检测单元；所述N型掺杂结构、第一金属层、P型掺杂结构、第二金属层串联后与交流电源相连接；位于所述N型掺杂结构和P型掺杂结构表面的导电插塞，所述N型掺杂结构和P型掺杂结构表面通过所述导电插塞与第一金属层、第二金属层电学连接。

2.如权利要求1所述的半导体检测结构，其特征在于，所述N型掺杂结构和P型掺杂结构为位于基底内的N型掺杂区和P型掺杂区。

3.如权利要求1所述的半导体检测结构，其特征在于，所述N型掺杂结构和P型掺杂结构为位于基底表面的N型多晶硅结构和P型多晶硅结构。

4.如权利要求1所述的半导体检测结构，其特征在于，在基底第一区域上，所述N型掺杂结构、P型掺杂结构与导电插塞相接触的位置围绕第一待检测单元设置。

5.如权利要求1所述的半导体检测结构，其特征在于，在基底第二区域上，所述N型掺杂结构、P型掺杂结构与导电插塞相接触的位置围绕第二待检测单元设置。

6.如权利要求1所述的半导体检测结构，其特征在于，所述第一金属层位于第一待检测单元的正上方，所述第二金属层位于第二待检测单元的正上方。

7.如权利要求1所述的半导体检测结构，其特征在于，所述第一金属层、第二金属层为环形金属层，所述环形金属层的中间区域对应于第一待检测单元或第二待检测单元的位置。

8.如权利要求7所述的半导体检测结构，其特征在于，所述环形金属层的高度高于、等于或低于所述第一待检测单元、第二待检测单元的高度，且所述环形金属层通过导电插塞与所述N型掺杂结构和P型掺杂结构电学连接。

9.如权利要求7所述的半导体检测结构，其特征在于，所述环形金属层位于所述基底表面，且直接与所述N型掺杂结构和P型掺杂结构电学连接。

10.如权利要求1所述的半导体检测结构，其特征在于，所述第一待检测单元和第二待检测单元包括：MOS晶体管、功率器件、存储器、LED器件、光伏器件、图像传感器、电感、电容、电阻、集成电路其中的一种或几种。

11.一种半导体检测结构的形成方法，其特征在于，包括：

提供基底，所述基底包括第一区域和第二区域；

在所述基底第一区域上形成第一待检测单元，在所述基底第二区域上形成第二待检测单元；

在所述基底上形成N型掺杂结构和P型掺杂结构，所述N型掺杂结构、P型掺杂结构的一端位于所述基底的第一区域，另一端位于所述基底的第二区域；

在所述基底、第一待检测单元、第二待检测单元表面形成层间介质层；在所述层间介质层内形成导电插塞，所述导电插塞位于所述N型掺杂结构和P型掺杂结构的表面，且所述N型掺杂结构在位于基底的第一区域和第二区域上都形成有所述导电插塞，所述P型掺杂结构在位于基底的第一区域和第二区域上都形成有所述导电插塞；

在所述层间介质层和导电插塞表面形成第一金属层和第二金属层，一个第一金属层对应于一个第一待检测单元，且所述第一金属层与第一区域上的N型掺杂结构和P型掺杂结构电连接，一个第二金属层对应于一个第二待检测单元，且所述第二金属层与第二区域上的N型掺杂结构和P型掺杂结构电连接。

12.如权利要求11所述的半导体检测结构的形成方法，其特征在于，当所述第一金属层、第二金属层为环形金属层时，在所述基底和N型掺杂结构和P型掺杂结构表面形成围绕第一待检测单元的第一金属层和围绕第二待检测单元的第二金属层。

13.如权利要求11所述的半导体检测结构的形成方法，其特征在于，形成所述N型掺杂结构的具体工艺为：对所述基底进行N型离子注入，形成N型掺杂区。

14.如权利要求11所述的半导体检测结构的形成方法，其特征在于，形成所述P型掺杂结构的具体工艺为：对所述基底进行P型离子注入，形成P型掺杂区。

15.如权利要求11所述的半导体检测结构的形成方法，其特征在于，形成所述N型掺杂结构的具体工艺为：在所述基底表面形成多晶硅结构，并对所述多晶硅结构进行N型掺杂，形成N型多晶硅结构。

16.如权利要求11所述的半导体检测结构的形成方法，其特征在于，形成所述P型掺杂结构的具体工艺为：在所述基底表面形成多晶硅结构，并对所述多晶硅结构进行P型掺杂，形成P型多晶硅结构。