CN103579223A - 包括二极管的半导体装置和制造半导体装置的方法 - Google Patents

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Abstract

本发明公开了包括二极管的半导体装置和制造半导体装置的方法，该半导体装置包括第一导电类型的半导体主体中的晶体管单元阵列。所述半导体装置还包括所述晶体管单元阵列中在晶体管单元之间的第一沟槽。所述第一沟槽从第一侧面延伸到所述半导体主体并包括在侧壁电耦合至所述半导体主体的pn结二极管。

Description

包括二极管的半导体装置和制造半导体装置的方法
技术领域
本发明涉及包括二极管的半导体装置和制造半导体装置的方法。
背景技术
新半导体技术的一个发展目标在于进一步减少半导体装置（例如晶体管单元）的尺寸。在缩小半导体装置时，必须考虑能量容量的限制。作为一个实例，功率装置需要承受短路箝位或短路脉冲。当缩小装置面积时，这些装置需要消散每单位面积的增加能量密度。
期望提高半导体装置吸收脉冲能量的能力，并期望提供一种制造这种半导体装置的方法。
发明内容
根据半导体装置的一个实施方式，半导体装置包括在第一导电类型的半导体主体中的晶体管单元区域。半导体装置还包括在晶体管单元之间的晶体管单元区域中的第一沟槽。第一沟槽从第一侧面延伸到半导体主体中并包括在侧壁电耦合至半导体主体的pn结二极管。
根据制造半导体装置的方法的一个实施方式，该方法包括在第一导电类型的半导体主体中形成晶体管单元区域。该方法还包括在晶体管单元之间的晶体管单元区域中形成第一沟槽。第一沟槽从第一侧面延伸到半导体主体中并包括在侧壁电耦合至半导体主体的pn结二极管。
在阅读完下面的详细描述并在查看附图之后，本领域技术人员将认识到额外的特征和优点。
附图说明
附图被包括用以提供对本发明的进一步理解并被并入且构成本说明书的一部分。附图示出本发明的实施方式并与说明书一起用于解释本发明的原理。本发明的其它实施方式和很多预期的优点由于它们通过参考下面的详细描述将变得更好理解而被很容易理解。附图中的元件相对于彼此不一定按比例绘制。相同的标号表示相应的类似部分。
图1示出了包括沟槽中的pn结二极管的垂直功率晶体管装置的一个实施方式的截面图。
图2示出了包括具有沟槽中的pn结二极管的功率晶体管装置的集成电路的一个实施方式的截面图。
图3示出了包括具有穿过半导体衬底延伸的沟槽中的pn结二极管的功率晶体管装置的集成电路的一个实施方式的截面图。
图4示出了包括功率晶体管装置、穿过半导体衬底延伸的第一沟槽中的pn结二极管和穿过半导体衬底延伸的第二沟槽中的电介质隔离的集成电路的一个实施方式的截面图。
图5示出了包括沟槽中的pn结二极管和沟槽的底面处的电介质的垂直功率晶体管装置的一个实施方式的截面图。
图6示出了切换电感负载并包括用于功耗的二极管D1和D2的电路的一个实施方式。
图7示出了制造包括沟槽中的pn结二极管的半导体装置的过程流程的一个实施方式。
图8A至图8H示出了贯穿制造包括沟槽中的pn结二极管的半导体装置的一个实施方式的过程的半导体衬底的示意截面图。
图9A至图9G示出了贯穿制造包括第一沟槽中的pn结二极管和第二沟槽中的电介质隔离的半导体装置的一个实施方式的过程的半导体衬底的示意截面图。
具体实施方式
在下面的具体实施方式中，参考形成本发明的一部分的附图，其中通过图解的方式示出可实施本发明的具体实施方式。应理解，在不脱离本发明的范围的情况下，可利用其它实施方式且可进行结构或逻辑的改变。例如，对于一个实施方式而示出或描述的特征可用于或结合其它实施方式以产生又一实施方式。其目的在于本发明包括这些修改和变化。使用特定的语言（其不应被解释为限制所附权利要求书的范围）描述实施方式。附图不进行缩放且仅供说明之用。为清楚起见，如果没有另外说明，相应元件已在不同的附图中由相同的标号指定。
术语“具有”、“包含（containing）”、“包括（including）”、“包括(comprising)”等是开放的，且这些术语表明所述的结构、元件或特征的存在，但不排除其它元件或特征。冠词“一个”和“所述”旨在包括复数以及单数，除非上下文清楚地另有指示。
附图示出通过在掺杂类型“n”或“p”之后的“–”或“+”表示的相对掺杂浓度。例如，“n-”是指低于“n”掺杂区的掺杂浓度的掺杂浓度，同时“n+”掺杂区具有比“n”掺杂区高的掺杂浓度。相同的相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区域可具有相同或不同的绝对掺杂浓度。
术语“电连接”描述电连接元件之间的永久低欧姆连接，例如有关元件之间的直接接触或经由金属和/或高掺杂的半导体的低欧姆连接。术语“电耦合”包括适于信号传输的一个或多个中间元件可被设置在电耦合元件之间，例如，可控制为暂时提供第一状态下的低欧姆连接和第二状态下的高欧姆电去耦的元件。
图1示出的垂直半导体装置100（例如功率晶体管装置）的一个实施方式的截面图。垂直半导体装置100包括从第一侧面106延伸到半导体主体104中的第一沟槽102。在图1所示的示例性实施方式中，半导体主体104包括第一导电类型的高掺杂半导体衬底108（例如硅衬底或半导体化合物衬底）和第一导电类型的半导体层110。在图解的实施方式中，高掺杂半导体衬底108为高n掺杂的，即n+掺杂或较高的p掺杂硅衬底，其包括1018cm-3至5×1020cm-3范围内的掺杂剂浓度。高掺杂衬底108针对从第一侧面106到与第一侧面106相对的第二侧面112的电流路径（例如场效应晶体管（FET）的源极接触和漏极接触之间的低欧姆电流路径）的低电阻率方面是有利的。
第一沟槽102包括经由侧壁114a、114b和底面116电耦合至n+掺杂衬底108的pn结二极管。pn结二极管包括沿着第一沟槽102的侧壁114a、114b和底面116线状地形成的第一n型掺杂半导体层118。pn结二极管还包括邻接第一n型掺杂半导体层118的p+掺杂半导体层120。
作为一个实例，p+掺杂半导体层120可为p+掺杂多晶硅层。根据一个实施方式，第一n-掺杂半导体层118为外延硅层，即，其在层形成期间或通过离子注入掺杂剂和随后的掺杂活化形成掺杂层之后被原位掺杂。根据一个实施方式，n型掺杂半导体层110和n型掺杂半导体层118同时形成并因此包括相同的掺杂水平。根据另一实施方式，可一个接一个地形成n型掺杂半导体层110和n型掺杂半导体层118。
根据一个实施方式，n型掺杂半导体层110、118每一个的最大掺杂浓度在1015cm-3至5x1017cm-3的范围内。第一n-掺杂层118的最大掺杂浓度变化以及该层的厚度d1的变化允许调整第一沟槽102中的pn结二极管的击穿电压。
第一沟槽102的深度t1（即第一沟槽102从第一侧面106延伸到半导体主体104中的深度）的范围可介于20μm和250μm之间。增加第一沟槽102的深度t1能够增加pn结二极管在第一沟槽102中的侧壁114a、114b处的击穿面积。换言之，第一沟槽102中的pn结二极管的电流能力可通过这一措施增加。
第一沟槽102位于晶体管单元阵列的第一部分122a和晶体管单元阵列的第二部分122b之间。第一部分122a和第二部分122b都包括至少一个晶体管单元。作为一个说明性实例，图1的晶体管单元为沟槽晶体管单元，其包括沟槽128（从第一侧面106延伸到n型掺杂半导体层110中）中的栅电极124和电介质126。晶体管单元每个都还包括p掺杂主体区130和n+掺杂源极区132。p掺杂主体区130位于源极区132和n掺杂半导体层110之间的一部分邻接构成晶体管单元的沟道区的沟槽的侧壁128。沟道区的导电率可经由施加至沟槽128中的栅电极124的电压控制。p掺杂主体区130和n+掺杂源极区132电连接至第一侧面106上的接触134。漏极接触（drain contact，漏极触点）136位于第二侧面112处并且电流流动的方向为第一侧面106处的源极接触134和第二侧面112处的漏极接触136之间的垂直方向。
根据一个实施方式，第一沟槽102中的pn结二极管的击穿电压Vbr1小于电耦合至源极接触134的主体区域130与电耦合至漏极接触136的n+掺杂衬底108之间的击穿电压Vbr2。
由于第一沟槽102中的pn结二极管被集成在晶体管单元区域中并因此共享用于导通电流和热消散的n+掺杂衬底108的相同体积，所以提供用于能量脉冲消散的紧凑有效的措施。通过调整小于被保护的晶体管单元的漏极和源极之间的击穿电压Vbr2的第一沟槽102中的pn结二极管的击穿电压Vbr1，可进一步提高晶体管单元的保护可靠性。
根据一个实施方式，第二p+掺杂半导体层120（即pn结二极管的正极）可电耦合至晶体管单元的p型掺杂主体区。
垂直功率装置100还可包括从第一侧面106延伸到半导体主体104中的第二沟槽142。类似于第一沟槽102，第二沟槽142包括经由第二沟槽142的侧壁144a、144b和底面146电耦合至n+掺杂衬底108的pn结二极管。类似于第一沟槽102中的pn结二极管，第二沟槽142中的pn结二极管包括第一n掺杂半导体层118和第二p+掺杂半导体层120。根据一个实施方式，第一沟槽102和第二沟槽142之间的横向距离e1的范围介于半导体主体104的材料的热扩散长度和针对给定脉冲的半导体主体104的材料的热扩散长度的五倍之间。在由硅制成的半导体主体的情况下，横向距离e1的范围可介于20μm和200μm之间。例如考虑到脉冲持续时间和分别由第一沟槽102和第二沟槽142中的pn结二极管吸收的脉冲能量，也可调节横向距离e1。
除了可通过增加第一沟槽102和第二沟槽142的深度t1来增加pn结二极管的脉冲能量容量的优点之外，pn结二极管集成到晶体管单元区域中还具有关于必须考虑的晶体管单元的雪崩鲁棒性而较小最优化的益处，因为pn结二极管可被构造使得这些二极管将在晶体管单元之前可靠地进入电击穿。
图2示出了根据实施方式的集成电路200的截面图。类似于图1中所示的垂直半导体装置100，集成电路200包括半导体主体104和其中的垂直半导体装置。关于垂直功率器件的设计，将进行参考图1中所示的实施方式和上面描述的相关部分。
集成电路200还包括形成在晶体管单元阵列外部的n掺杂半导体层110的一部分中的集成电路块160。作为一个实例，电路块160可包括数字或模拟电路块或它们的组合。为了图解的目的，平面FET被示出为电路块160的一部分。平面FET包括p掺杂主体区162、n+掺杂源极区和漏极区164、166和第一侧面106上的平面栅结构168。此外，电介质170被布置在半导体主体104的第一侧面106上。
图2的平面FET仅为了图解的目的。其它无源和/或有源元件可组合用于电路块160以形成功能电路块，例如数字和/或模拟电路块。
图3示出了包括功率晶体管装置和沟槽中的pn结二极管的集成电路的一个实施方式的示意性截面图。
类似于图2所示的集成电路200，集成电路300包括晶体管单元区域在n+掺杂衬底108上的n掺杂半导体层110中的部分122a、122b。
尽管图2所示的第一沟槽102和第二沟槽142终止于n+掺杂衬底中，第一沟槽302穿过n掺杂半导体层110和n+掺杂衬底108从第一侧面106延伸至第二侧面112。第一沟槽302位于晶体管单元阵列的第一部分122a和晶体管单元阵列的第二部分122b之间。
第一n型掺杂半导体层318沿着第一沟槽302的侧壁144a、144b线状地形成。第二p+掺杂半导体层320位于相对侧壁144a、144b处的第一n掺杂半导体318之间。第一n掺杂半导体层318和第二p+掺杂半导体层320构成第一沟槽302中的pn结。第一n掺杂半导体层318的底面和第二侧面112处的第二p+掺杂半导体层320邻接第一电介质部370，例如氧化物。
类似于第一沟槽302，第二沟槽342也包括第一n掺杂半导体层318和第二p+掺杂半导体层320。第二沟槽342位于晶体管单元阵列的第二部分122b和电路块160之间。包括第一n掺杂半导体层318和第二p+掺杂半导体层320的第二沟槽342和第三沟槽382沿平行于第一侧面106的横向方向限制电路块160。
第二电介质部371被布置在邻接第二沟槽342和第三沟槽382的底面以及第二沟槽342和第三沟槽382之间的n+掺杂衬底108的底面的第二侧面112处。因此，第二电介质部371在第二侧面电绝缘电路块160。第二沟槽342和第三沟槽382中的pn结二极管，即，第一n掺杂半导体层318和第二p+掺杂半导体层320，构成pn结隔离。换言之，第二沟槽342中的pn结二极管在电路块160与晶体管单元阵列的第二部分122b之间提供横向电隔离。同样地，第三沟槽382中的pn结二极管在电路块160和其它电路块之间提供横向电隔离。
第一沟槽至第三沟槽302、342、382中的pn结二极管在几个方面是有益的。尽管第一沟槽302和第二沟槽342中的pn结二极管允许有效地吸收脉冲能量，但第二沟槽342和第三沟槽382中的pn结二极管还在电路块160的模拟和/或逻辑电路块和/或电路元件与周边电路块之间提供横向电隔离。作为一个实例，第二沟槽342和第三沟槽382中的第二p+掺杂半导体层320可电连接至参考电压引脚，例如接地（GND），而第一沟槽302中的第二p+掺杂半导体层320可电连接到也可对应于GND或取决于电路布置而与GND不同的正极电压。
图4示出了包括功率晶体管装置和沟槽中的pn结二极管的集成电路的一个实施方式的示意性截面图。
类似于图3中所示的集成电路300，集成电路400包括晶体管单元区域在n掺杂半导体层110中的一部分122a、122b。关于与图3中所示的集成电路300和集成电路400共同的集成电路元件，对图3和上面描述的相关部分绘制参考图。另一n掺杂半导体层109被布置在n掺杂半导体层110和n+掺杂衬底108之间。另一n型掺杂层109包括低于n+掺杂衬底108的掺杂浓度。作为一个实例，另一n型掺杂层109通过将p型掺杂剂注入到n+掺杂衬底108的表面中形成。作为另一个或额外的实例，另一n型掺杂层109通过层沉积和掺杂而形成。另一n型掺杂层109改进调整低于晶体管单元阵列中的晶体管单元的源极和漏极（例如，第一部分122a和第二部分122b）之间的击穿电压Vbr2的第一沟槽102中的pn结二极管的击穿电压Vbr1。
与图3中所示的第二沟槽342和第三沟槽382不同，图4中所示的第二沟槽342和第三沟槽382包括在第一n掺杂层318和第二p+掺杂层320之间的电介质319。因此，第二沟槽和第三沟槽缺乏由第一n掺杂层318和第二p+掺杂层320形成的pn结隔离，而是构成电介质沟槽隔离。由于第二沟槽和第三沟槽中的第二p+掺杂层320与n+掺杂衬底108的周围部分电隔离，所以可在第一侧面106和第二侧面112之间提供通过接触（throughcontact）。
图5示出了包括沟槽中的pn结二极管的垂直半导体装置500的一个实施方式的示意性截面图。
类似于图1中所示的垂直半导体装置100，垂直半导体装置500包括晶体管单元区域在n型掺杂半导体层110中的部分122a、122b。关于图1中所示的垂直半导体装置100和垂直半导体装置500共用的装置元件，对图1和上面描述的相关部分绘制参考图。
与图1中所示的垂直半导体装置100不同，垂直半导体装置500还包括电介质121，例如分别在第一沟槽102和第二沟槽142的底面处的氧化物。电介质121关于避免分别在第一沟槽102和第二沟槽142的底面处或周围的电击穿方面可能是有益的。此外，在从第二侧面112去除n+掺杂半导体衬底108时，电介质121也可作为蚀刻停止层，从而关于沟槽穿过n+掺杂衬底108延伸方面在类似于图3和图4的结构中终止。
图6示意地示出了根据一个实施方式的集成电路600的等效电路部分。集成电路包括晶体管T1（例如NMOSFET晶体管（n型沟道金属氧化物半导体场效应晶体管））和二极管D1的并联连接。二极管D1位于晶体管T1的单元阵列中。更详细地，二极管D1是位于晶体管T1的单元阵列内的沟槽中的pn结二极管。在上述实施方式中给出晶体管T1和二极管D1的芯片上布置的实例。晶体管T1和二极管D1电耦合在参考引脚P1和P0，例如输出（OUT）和GND之间。二极管D2电耦接在引脚P2和引脚P1，例如电源（VBAT）和OUT之间。在图6中示为电感负载的示例负载L电连接在引脚P2、P1之间并因此并联连接到二极管D2。作为一个实例，负载L可以为电机。类似与二极管D1，二极管D2也可以是沟槽中的pn结二极管。由于二极管D1和D2至少部分地耦合至不同电路引脚，所以图3中所示的沟槽中的pn结隔离或图4中所示的沟槽中的电介质隔离可在二极管D1、D2之间提供电隔离。
图7示出了制造半导体装置的方法的简化过程流程。
该方法包括，在S100中，在第一导电类型的半导体主体中形成晶体管单元阵列。该方法还包括，在S110中，在晶体管单元之间的晶体管单元区域中形成第一沟槽，其中，第一沟槽从第一侧面延伸到半导体主体中并包括在侧壁电耦合至半导体主体的pn结二极管。
图8A至图8H示出了在根据一个实施方式的垂直半导体装置的制造过程中的不同时期的n+掺杂衬底808的示意性剖面图。
n+掺杂衬底808，例如如图8A中所示的包括例如至少1018cm-3的掺杂浓度的n+掺杂硅衬底在其表面上形成n掺杂层，如图8B所示。n掺杂半导体层810形成在n+掺杂衬底808上。作为一个实例，n掺杂半导体层810可使用适当的处理（例如化学气相沉积（CVD））通过外延生长而形成。
参考图8C的n+掺杂衬底的示意性截面图，掩模层888（例如硬掩模层）形成在n掺杂半导体层810上。掩模层888的材料可以适当地选择，使得n掺杂半导体层810和n掺杂衬底808可被选择地蚀刻。
参考图8D中所示的n+掺杂衬底808的示意性截面图，掩模层888例如通过光刻和蚀刻被图案化。然后，n掺杂半导体层810和n+掺杂衬底808在掩模层888先前已被去除的那些区域中被蚀刻。作为一个实例，n掺杂半导体层810和n+掺杂衬底808的蚀刻可被实施为使用适当方法（例如干蚀刻）的各向异性蚀刻。作为蚀刻的结果，形成沟槽802。沟槽802从第一侧面806穿过n掺杂半导体层810延伸到n+掺杂衬底808中。
参考图8E中在所示的n+掺杂衬底808的示意性截面图，在沟槽802中的每个的侧壁814a、814b以及底面816处形成第一n掺杂半导体层818。作为一个实例，第一n掺杂半导体层818可通过选择外延生长而形成。
参考图8F中在所示的n+掺杂衬底808的示意性截面图，由第二p+掺杂半导体层820填充沟槽802。作为一个实例，沟槽802由高度掺杂多晶硅或不掺杂和高度掺杂的多晶硅的层堆叠填充。
参考图8G中在所示的n+掺杂衬底的示意性截面图，在第一侧面806处去除第二p+掺杂半导体层820，并且将第一侧面806例如通过适当方法（诸如化学-机械抛光（CMP））平坦化。
参考图8H中所示的n+掺杂衬底808的示意性截面图，在第一侧面806上例如通过适当方法（诸如蚀刻）去除掩膜层888。作为一个实例，掩模层888可被选择地蚀刻。
随后是其它过程步骤，例如在用于制造晶体管单元的第一侧面806上形成p和/或n掺杂的半导体区域，例如图1至图5中所示的晶体管单元阵列的部分122a、122b和其它电路模块，例如图2至图4中所示的电路块160。同样，n+掺杂衬底808可在相对第一侧面806的第二侧面812上被处理。作为一个实例，n+掺杂衬底808可被部分地去除直到沟槽802的底面且其它介电层可被施加在第二侧面以提供如图3和图4中所示的n+掺杂半导体衬底808的电隔离部分。此外，例如导电材料可被施加在第二侧面812。
图9A至图9G示出了根据一个实施方式的垂直半导体装置的制造过程中的不同时期的n+掺杂衬底908的示意性剖面视图。
n+掺杂衬底908，例如如图9A中所示的包括例如至少1018cm-3的掺杂浓度的n+掺杂硅衬底经过在其表面（例如在如图9B所示的第一侧面906上）上进行可选n型掺杂剂注入。因此，可选n掺杂基底层909形成在n+掺杂衬底908上。这将导致降低垂直半导体装置的电压阻断能力以及降低这样的装置的导通状态电阻。
参考图9C的n+掺杂衬底的示意性截面图，掩模层988，在可选的n掺杂基底层909上形成例如硬掩模层并例如通过光刻和蚀刻图案化。然后，可选的n掺杂基底层909和n+掺杂衬底908在掩模层988先前已被去除的那些区域中被蚀刻。作为一个实例，可选的n掺杂半导体层909和n+掺杂衬底908的蚀刻可被实施为使用适当方法（例如干蚀刻）的各向异性蚀刻。作为蚀刻的结果，形成沟槽902。沟槽902从第一侧面906穿过n掺杂半导体层909延伸到n+掺杂衬底908中。
参考图9D中所示的n+掺杂衬底908的示意性截面图，例如通过蚀刻去除掩模层988，并且在沟槽902中的每个的侧壁914a、914b以及底面916处形成第一n掺杂半导体层918。作为一个实例，第一n掺杂半导体层918可通过选择外延生长而形成。
参考图9E中所示的n+掺杂衬底908的示意性截面图，在第一n掺杂半导体层918上例如通过热生长或沉积形成电介质层919，例如氧化物层。
参考图9F中所示的n+掺杂衬底908的示意性截面图，在沟槽902中的一些中去除电介质层919。电介质层919在将被进一步处理以包括pn结的这些沟槽902中被去除。
参考图9G中所示的n+掺杂衬底908的示意性截面图，由第二p+掺杂层920（例如p+掺杂多晶硅）填充沟槽902。作为其它实例，沟槽902可由未掺杂和p+掺杂的多晶硅的层堆叠填充，以尽量减少p型掺杂剂从p+掺杂多晶硅横向向外扩散到第一n掺杂半导体层918中。
随后是其它过程步骤，例如在用于制造晶体管单元的第一侧面上形成p和/或n掺杂的半导体区域，例如图4中所示的晶体管单元阵列的部分122a、122b以及其它电路模块，例如图4中所示的电路块160。同样，n+掺杂衬底908可在相对第一侧面906的第二侧面912上被处理。作为一个实例，n+掺杂衬底908可被部分地去除直到沟槽902的底面并且其它介电层可被施加在第二侧面以提供如图4中所示的n+掺杂半导体衬底908的电绝缘部分。此外，例如导电材料可被施加在第二侧面912处。
在上述实施方式中，半导体区的导电类型也可与图中示出的情况相反，即p-型为n-型且n型为p型。
在上述实施方式中，第一沟槽至第三沟槽在截面图上是分离的。在平面图上，这些沟槽可以合并或可以不会合并。
在本说明书的上下文中，术语“MOS”（金属-氧化物-半导体）应被理解为包括更一般的术语“MIS”（金属-绝缘体-半导体）。例如，术语MOSFET（金属-氧化物-半导体场效应晶体管）应被理解为包括FET，其具有不是氧化物的栅极绝缘层，即，术语MOSFET用于更一般的术语，其意思分别是指IGFET（绝缘栅型场效应晶体管）和MISFET。
在本说明书的上下文中，术语“金属”和“金属化”应被理解为包括更一般的术语导体。例如，栅电极的材料不一定要由金属制成，但也可以由任何导电材料（例如半导体层或金属-半导体化合物，或任何其它合适的材料）制成。
此外，诸如“第一”、“第二”等的术语也用于描述各种元件、区域、部分等，且也不旨在限制。在整个说明书中，类似的术语指类似的元件。
如本文所用，术语“具有”、“包含(containing)”、“包括（including）”、“包括（comprising）”等为开放式术语，其表示所陈述的元件或特征的存在，但不排除其它元件或特征。冠词“一个”和“所示”旨在包括复数以及单数，除非上下文清楚地另有指示。
应理解，本文所描述的各种实施方式的特征可彼此结合，除非另有明确说明。
尽管已经在本文中图示和描述了具体实施方式，但是本领域的普通技术人员应理解，在不脱离本发明的范围情况下，各种替代和/或等效实施方式可取代所示和所述的具体实施方式。本申请旨在覆盖本文所讨论的具体实施方式的任何修改或变化。因此，希望本发明仅由权利要求及其等同物限制。

Claims (25)

1.一种半导体装置，包括：
第一导电类型的半导体主体中的晶体管单元区域；
所述晶体管单元区域中在晶体管单元之间的第一沟槽，其中
所述第一沟槽从第一侧面延伸到所述半导体主体中并包括在侧壁电耦合至所述半导体主体的pn结二极管。
2.根据权利要求1所述的半导体装置，其中，所述第一沟槽包括沿着所述第一沟槽的侧壁线状地形成的所述第一导电类型的第一半导体层和邻接所述第一半导体层与所述第一导电类型互补的第二导电类型的第二半导体层。
3.根据权利要求2所述的半导体装置，其中，所述第一半导体层沿着所述第一沟槽的底面线状地形成。
4.根据权利要求2所述的半导体装置，其中，电介质沿着所述第一沟槽的底面线状地形成。
5.根据权利要求2所述的半导体装置，其中，所述半导体主体为包括至少1018cm-3的掺杂浓度的硅半导体衬底，并且所述第一半导体层沿着所述半导体主体的所述第一侧面线状地形成。
6.根据权利要求2所述的半导体装置，其中，所述晶体管单元的漂移区域的至少一部分处于所述第一半导体层中。
7.根据权利要求2所述的半导体装置，其中，所述第一半导体层为包括范围在1015cm-3至5×1017cm-3之间的最大掺杂浓度的硅半导体层。
8.根据权利要求1所述的半导体装置，其中，所述第一半导体层的厚度的范围为1μm至30μm。
9.根据权利要求2所述的半导体装置，其中，所述第二半导体层为多晶硅半导体层。
10.根据权利要求1所述的半导体装置，其中，所述第一沟槽延伸到所述半导体主体中的深度的范围为20μm与250μm。
11.根据权利要求1所述的半导体装置，其中，所述第一沟槽的宽度的范围为5μm和70μm。
12.根据权利要求1所述的半导体装置，其中，所述pn结二极管的击穿电压小于所述晶体管单元的主体区域和漂移区域之间的击穿电压。
13.根据权利要求1所述的半导体装置，其中，所述第一沟槽穿过所述半导体主体延伸至第二侧面。
14.根据权利要求13所述的半导体装置，其中，电介质层邻接所述第一沟槽中在所述第二侧面处的所述pn结二极管。
15.根据权利要求1所述的半导体装置，还包括从所述第一侧面延伸到所述半导体主体中的第二沟槽，其中，所述第二沟槽包括在侧壁电耦合至所述半导体主体的pn结二极管；并且其中，所述第一沟槽和所述第二沟槽之间的距离的范围为20μm和200μm。
16.根据权利要求15所述的半导体装置，其中，所述第一沟槽中的所述pn结二极管的正极电连接至所述第二沟槽中的所述pn结二极管的正极，并且所述第一沟槽中的所述pn结二极管的负极电连接至所述第二沟槽中的所述pn结二极管的负极。
17.根据权利要求1所述的半导体装置，还包括所述晶体管单元区域中在晶体管单元之间的第二沟槽，其中，所述第二沟槽包括在侧壁电耦合至所述半导体主体的pn结二极管；并且其中，所述第二沟槽中的所述pn结二极管为pn结隔离结构，所述pn结隔离结构被配置为在所述半导体主体邻接所述第二沟槽的第一侧壁的第一部分与所述半导体主体邻接所述第二沟槽的第二侧壁的第二部分之间提供电隔离。
18.根据权利要求17所述的半导体装置，其中，所述第一沟槽和所述第二沟槽中的所述pn结二极管的正极或者所述第一沟槽和所述第二沟槽中的所述pn结二极管的负极电分离。
19.根据权利要求1所述的半导体装置，还包括穿过所述半导体主体从所述第一侧面延伸到第二侧面的第三沟槽，其中，所述第三沟槽包括电介质结构，所述电介质结构被配置为在所述半导体主体邻接所述第三沟槽的第一侧壁的第一部分与所述半导体主体邻接所述第三沟槽的第二侧壁的第二部分之间提供电隔离。
20.一种集成电路，包括根据权利要求1所述的半导体装置。
21.一种制造半导体装置的方法，包括：
在第一导电类型的半导体主体中形成晶体管单元区域；
在所述晶体管单元区域中在晶体管单元之间形成第一沟槽，其中
所述第一沟槽从第一侧面延伸至所述半导体主体中，并包括在侧壁电耦合至所述半导体主体的pn结二极管。
22.根据权利要求21所述的方法，其中，形成所述晶体管单元区域和所述第一沟槽包括
在所述第一导电类型的掺杂半导体衬底上形成所述第一导电类型的第一半导体层；
形成穿过所述第一半导体层到所述掺杂半导体衬底中的所述第一沟槽；
在所述第一沟槽的侧壁上和底面上形成所述第一导电类型的第二半导体层；
在所述第一沟槽中形成与所述第一导电类型互补的第二导电类型的第三半导体层。
23.根据权利要求22所述的方法，还包括
从与所述第一侧面相对的第二侧面去除所述掺杂半导体衬底的材料。
24.根据权利要求21所述的方法，其中，形成所述晶体管单元区域和所述第一沟槽包括
形成到所述第一导电类型的掺杂半导体衬底中的所述第一沟槽；
在所述第一沟槽的侧壁上和底面上以及在所述半导体主体的第一侧面上形成所述第一导电类型的第一半导体层；
在所述第一沟槽中形成与所述第一导电类型互补的第二导电类型的第二半导体层。
25.根据权利要求24所述的方法，还包括
在形成所述第一沟槽之前经由所述第一侧面将所述第一导电类型的掺杂剂注入所述掺杂半导体衬底中。
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