CN112582376B - 带侧壁互连结构的半导体装置及其制造方法及电子设备 - Google Patents

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Abstract

公开了一种带侧壁互连结构的半导体装置及其制造方法及包括这种半导体装置的电子设备。根据实施例，半导体装置可以包括：多个器件层的竖直叠层，每一器件层包括多个半导体器件以及针对所述多个半导体器件的金属化层；与所述叠层横向邻接的互连结构。互连结构可以包括电隔离层以及电隔离层中的导电结构。各器件层的金属化层中的至少一部分导电结构与互连结构中相应高度处的导电结构在横向上相接触并因此电连接。

Description

带侧壁互连结构的半导体装置及其制造方法及电子设备
技术领域
本公开涉及半导体领域，更具体地，涉及具有侧壁互连结构的半导体装置及其制造方法及包括这种半导体装置的电子设备。
背景技术
随着半导体器件的不断小型化，越来越难以制造高密度的互连结构，因为在横向上难以缩减尺寸。另外，为增加集成度，可以堆叠多层器件。期望能够以灵活的方式为这种堆叠器件设置互连。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种带侧壁互连结构的半导体装置及其制造方法及包括这种半导体装置的电子设备。
根据本公开的一个方面，提供了一种半导体装置，包括：多个器件层的竖直叠层，每一器件层包括多个半导体器件以及针对所述多个半导体器件的金属化层；与所述叠层横向邻接的互连结构。互连结构可以包括电隔离层以及电隔离层中的导电结构。各器件层的金属化层中的至少一部分导电结构与互连结构中相应高度处的导电结构在横向上相接触并因此电连接。
根据本公开的另一方面，提供了一种制造半导体装置的方法，包括：竖直叠置多个器件层，每一器件层包括多个半导体器件以及针对所述多个半导体器件的金属化层；将器件层的叠层设置在承载衬底上，并在承载衬底上形成与所述叠层横向邻接的互连结构，互连结构包括电隔离层以及电隔离层中的导电结构。该方法还包括控制互连结构中的导电结构的高度，使得各器件层的金属化层中的至少一部分导电结构与互连结构中相应高度处的导电结构在横向上相接触并因此电连接。
根据本公开的另一方面，提供了一种电子设备，包括上述半导体装置。
根据本公开的实施例，对于半导体器件的竖直叠层，可以设置与之横向上邻接的侧壁互连结构。相较于常规的三维(3D)堆叠方法(例如，2.5D中介层(interposer))，可以具有较小的互连长度，并因此可以具有低电阻和高带宽。另外，对于现有集成电路(IC)，可实现可编程的互连结构。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至19示意性示出了根据本公开实施例的制造半导体装置特别是其中的互连结构的流程中的一些阶段；
图20和21示意性示出了根据本公开另一实施例的半导体装置特别是其中的互连结构。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种带有侧壁互连结构的半导体装置。在此，所谓“侧壁”互连结构，是指这种互连结构形成在需要互连的器件的侧向(例如，大致平行于衬底表面的方向)，并因此可以通过器件的侧壁与器件中需要互连的部件(例如，器件的金属化层中的导电结构等)相互连接。由于需要互连的部件在高度和/或方位上的差异，可以在这些部件的侧壁上分别形成与之互连的导电结构。
例如，器件的金属化层可以包括互连线层和过孔层，不同的互连线层可以处于不同的高度(相对于器件所形成于的衬底)，并可以通过过孔层彼此互连。于是，一个互连线层中的导电结构可以与互连结构中第一高度处的导电结构(例如，互连线和/或过孔)相接，且另一互连线层中的导电结构可以与互连结构中第二高度处的导电结构相接。
可以叠置多个器件层从而形成竖直叠层，以增加集成密度。互连结构可以与该竖直叠层横向邻接。另外，可以在衬底上设置多个这样的竖直叠层。互连结构可以在这些竖直叠层之间形成，从而将这些竖直叠层内或之间需要互连的器件彼此电连接。更具体地，在互连结构与需要电连接的部件相邻接之处，互连结构中的导电结构(的侧壁)露出，且所述部件(的侧壁)也露出，从而两者可以彼此接触并因此电连接。互连结构与器件之间可以存在可观察的界面。为实现各个方向上的互连，互连结构可以环绕各竖直叠层。当然，部分竖直叠层可以仅在需要电连接的侧壁处存在互连结构即可。
互连结构可以包括设置在电隔离层(例如，电介质层)中的互连线层与过孔层。互连线层与过孔层可以彼此交替设置。互连线层可以实现同一层内的互连，过孔层可以实现不同层之间的互连。互连线层中的导电结构可以包括在相应互连线层内延伸的主体部分以及包围主体部分的阻挡层。
这种半导体装置可以如下制作。例如，可以在衬底上叠置多个器件层，每一器件层可以包括多个半导体器件以及针对这些器件的金属化层。可以使各器件层中需要电连接的部件(例如，金属化层中的导电结构)在该叠层的侧壁处露出。可以将该叠层设置在承载衬底上。在承载衬底上，可以形成与该叠层横向邻接的互连结构，从而与在叠层的侧壁处露出的部件互连。
互连结构可以分层形成，以便与不同高度处的部件相连。例如，可以在承载衬底上形成电介质材料，并在电介质材料上形成互连线。然后，可以进一步形成电介质材料以掩埋互连线，并在进一步形成的电介质材料中形成过孔。通过多次重复这样的操作，形成包括多层互连线和多层过孔的互连结构。可以通过电介质材料的形成高度，来控制互连线和过孔所在的高度。
本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离，导电材料用于形成互连线和过孔)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层电被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
图1至19示意性示出了根据本公开实施例的制造半导体装置特别是其中的互连结构的流程中的一些阶段。
如图1所示，可以提供器件层的叠层。图1中示出了包括两个器件层L1和L2的叠层。但是，本公开不限于此。器件层的数目可以更多，以实现更大的集成密度。各器件层可以包括相同或不同的布局，以实现相同或不同的功能。
每一器件层例如器件层L1可以是现有或者新开发的IC，可以包括衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。以下以体Si衬底如硅晶片为例进行描述。
在衬底1001中，可以通过隔离部1003例如浅沟槽隔离(STI)，来限定有源区。例如，隔离部1003可以通过在衬底1001中刻蚀沟槽，并向沟槽中填充电介质材料如氧化物(例如，氧化硅)来形成。
在有源区上，可以形成半导体器件T，例如金属氧化物半导体场效应晶体管(MOSFET)、鳍式场效应晶体管(FinFET)、纳米线场效应晶体管等。半导体器件T可以包括在有源区上形成的栅介质层和栅电极以及在有源区中栅电极两侧形成的源/漏区S/D。在栅介质层和栅电极的侧壁上，可以形成有例如氮化物(例如，氮化硅)的栅隔墙(spacer)。在源/漏区S/D上，可以形成金属硅化物，以改进电接触性能。半导体器件T可以是平面型器件如平面型MOSFET或者立体器件如FinFET。在FinFET的情况下，有源区可以形成为相对于衬底表面突出的鳍片形式。
在源/漏区S/D上，可以形成接触插塞1005，以便实现与源/漏区S/D的电连接。另外，还可以形成金属化层1007。例如，金属化层1007可以包括与接触插塞1005相接触的第一互连线层、第一互连线层上方的第二互连线层以及第一互连线层和第二互连线层之间用以电连接第一互连线层和第二互连线层的过孔层。接触插塞1005和金属化层1007可以被例如氧化物的层间电介质层所包围。在此，金属化层1007被示出为包括两个互连线层和一个过孔层。但是，本公开不限于此。例如，金属化层1007可以包括更多或更少的层。
金属化层1007中的部分导电结构(例如，图1中的第一互连线层和第二互连线层中的导电结构)可以横向延伸，以在叠层的侧壁(图中的右侧侧壁)处露出。当然，导电结构也可以在叠层的其他侧壁处露出。为保护叠层中的器件，可以在叠层的表面(包括顶面和侧壁)上形成例如氮化物的保护层1009。
在该示例中，并没有示出互连结构中针对栅电极的导电结构。但是，本领域技术人员应认识到，针对栅电极的导电结构也可以类似地设置。
另外，每一器件层中还可以设置有对准标记区(未示出)。对准标记区中的对准标记可以在随后形成互连结构时帮助对准。
然后，如图2所示，可以将器件叠层例如通过键合而附着/安装到承载晶片或衬底2001上。在器件叠层与承载晶片或衬底2001之间，可以设置例如氧化物的绝缘体2003。
接下来，可以在承载晶片或衬底2001上形成与器件叠层相邻接的侧壁互连结构，用以将器件叠层中的器件特别是不同器件层中的器件彼此互连。在此，由于互连结构与器件在横向上邻接，并与器件中需要电连接的部件的侧壁相接触，因此可以称作侧壁互连结构。互连结构可以包括各种导电结构，例如互连线、过孔等。在形成互连线时，为避免常规工艺中刻蚀槽，然后在槽中填充导电材料如金属的困难，根据本公开的实施例，可以先形成导电结构，然后再填充电介质材料。
对于当前的器件叠层，需要电连接的最下层是器件层L1中的第一互连线层。可以首先形成针对该互连线层的导电结构。
例如，如图3所示，可以在承载晶片或衬底2001上形成电介质层1011，以限定要形成的导电结构的高度。电介质层1011可以包括相对于层间电介质层(例如，氧化物)和保护层1009(例如，氮化物)具有刻蚀选择性的电介质材料，例如SiC或其他低k电介质材料。可以淀积电介质材料，对淀积的电介质材料进行平坦化处理例如化学机械抛光(CMP)(可以停止于保护层1009)，然后回蚀如反应离子刻蚀(RIE)平坦化后的电介质材料，来形成电介质层1011。为更好地控制回蚀深度，回蚀可以采用原子层刻蚀(ALE)。电介质层1011的顶面可以接近但低于器件层L1中的第一互连线层的底面，以便随后在电介质层1011上形成的导电结构可以在第一互连线层的整个高度上与第一互连线层中的导电结构相接触。
然后，如图4所示，可以通过选择性刻蚀如RIE，去除保护层1009的外露部分，以露出器件叠层的侧壁处的导电结构。可以通过淀积，以大致共形的方式，依次形成导电阻挡层1013和导电主体层1015。导电阻挡层1013可以防止导电主体层1015向周围的扩散，例如可以包括导电氮化物如TiN、TaN等。导电主体层1015可以用于实现器件间的电连接，例如可以包括金属如钨(W)、钴(Co)、铷(Ru)、铜(Cu)、铝(Al)、镍(Ni)等。所形成的导电阻挡层1013和导电主体层1015可以与器件层L1的第一互连线层中的导电结构相接触并连接。
然后，可以将导电阻挡层1013和导电主体层1015构图为针对器件层L1中的第一互连线层的导电结构。在该示例中，要留下导电阻挡层1013和导电主体层1015位于电介质层1011的顶面上的部分，因此可以形成覆盖该部分的掩模。
例如，如图5所示，可以通过淀积，形成掩模层1017。为形成如上所述的掩模，掩模层1017可以形成为其横向延伸部分较厚，而竖直延伸部分较薄。例如，这可以通过高密度等离子体(HDP)淀积来实现。在此，掩模层1035较厚部分的厚度可以为约20-150nm。
然后，如图6所示，可以对掩模层1017进行各向同性刻蚀，刻蚀的厚度可以去除掩模层1017的竖直延伸部分，但留下其横向延伸部分。例如，留下部分的厚度可以为约15-100nm。于是，电介质层1011顶面上的导电阻挡层1013和导电主体层1015可以被掩模层1017覆盖。
接着，如图7所示，可以掩模层1017作为刻蚀掩模，对导电阻挡层1013和导电主体层1015进行各向同性刻蚀，从而它们可以留于电介质层1011的顶面上(还有部分留于器件叠层的顶面上，在随后的工艺中将会被去除)。在此，可以采用ALE，以实现良好的刻蚀控制。之后，可以去除掩模层1017。
形成掩模的方式不限于上述方式。例如，代替形成掩模层1017，可以在图4所示的结构上例如通过旋涂形成光刻胶。可以对光刻胶进行曝光。可以控制光进入光刻胶的深度，使得只有光刻胶的上部被曝光。可以通过显影，去除光刻胶的被曝光的上部。于是，可以在电介质层1011的顶面上留下一定厚度的光刻胶。可以光刻胶作为刻蚀掩模，对导电阻挡层1013和导电主体层1015进行各向同性刻蚀，使它们留于电介质层1011的顶面上。之后，可以去除光刻胶。
导电主体层1015的顶表面目前暴露于外。为防止其扩散，可以在其顶表面上形成阻挡层。例如，如图8所示，可以通过淀积，以大致共形的方式，形成导电阻挡层1019。导电阻挡层1019可以与导电阻挡层1013包括相同或不同的材料。然后，如图9所示，可以利用以上结合图5和6描述的方法，形成例如氧化物的掩模层1021，并如图10所示，利用掩模层1021对导电阻挡层1019进行各向同性刻蚀，使其可以留于电介质层1011的顶面上(还有部分留于器件堆叠的顶面上，在随后的工艺中将会被去除)。
接下来，可以对被导电阻挡层1013、1019包裹的导电主体层1015进行构图。可以基于器件层L1的对准标记来帮助图案定位。
根据实施例，为了避免光刻胶厚度过厚而影响曝光效果以及为了去除器件叠层上方的导电阻挡层1013、1019和导电主体层1015，用来构图导电结构的掩模如光刻胶可以局限于电介质层1011上。例如，如图11(a)所示，可以旋涂光刻胶1023，并对其曝光。可以控制光进入光刻胶的深度，使得只有光刻胶的上部被曝光。可以通过显影，去除光刻胶的被曝光的上部。于是，可以在电介质层1011的顶面上留下一定厚度的光刻胶(参见图12(a))。然后，如图12(a)所示，可以利用针对导电结构的掩模，对留下的光刻胶再次曝光。出于套准的目的，可以利用对准标记。构图后光刻胶中各开口的最小宽度(限定了随后形成的导电结构之间的最小间隙)W1、W2和W3可以保持基本上一致。这有助于后继工艺的一致性。为保证这种一致性，由如此构图的光刻胶限定的导电结构中有一部分可以是虚设导电结构。
根据另一实施例，如图11(b)所示，可以旋涂光刻胶/聚合物1023′，并对其进行平坦化处理例如CMP(可以停止于掩模层1021)。如图12(b)所示，可以通过选择性刻蚀如RIE，以去除器件叠层上方的掩模层1021以及导电阻挡层1013、1019和导电主体层1015。之后，可以去除光刻胶/聚合物1023′。然后，可以再次旋涂光刻胶1025，并利用针对导电结构的掩模，对光刻胶1025曝光。出于套准的目的，可以利用对准标记。同样，构图后光刻胶中各开口的最小宽度W1、W2和W3可以保持基本上一致。
接下来，仍以图12(a)所示的光刻胶1023作为掩模为例来进行描述。
例如，如图13所示，可以光刻胶1023作为刻蚀掩模，依次对掩模层1021、导电阻挡层1019、导电主体层1015和导电阻挡层1013进行选择性刻蚀如RIE。刻蚀可以停止于电介质层1011(或者可以稍微进入电介质层1011，以确保切断各导电层)。这样，在电介质层1011的顶面上即在与器件层L1中的第一互连线层相对应的高度处形成了横向延伸的导电结构，这些导电结构中的至少一部分与器件层L1的第一互连线层中的导电结构相接触并因此电连接。另外，由于刻蚀步骤，之前的工艺在器件叠层的顶面处的残留物可以被去除。之后，可以去除光刻胶1023。
由于这种刻蚀，导电主体层1015的部分侧壁暴露于外。为防止扩散，可以在导电主体层1015的侧壁上形成导电阻挡层。例如，如图14所示，可以通过淀积，以大致共形的方式，形成导电阻挡层1027，并通过各向异性刻蚀如RIE，去除其横向延伸部分而留下其竖直延伸部分，从而形成为侧墙形式并留于导电主体层1015的侧壁上。导电阻挡层1027可以包括与导电阻挡层1013、1019相同或不同的材料。为保持一致性，导电阻挡层1013、1019和1027可以具有相同的材料以及实质上相同的膜厚。
侧墙形式的导电阻挡层1027只要能覆盖导电主体层1015即可。为此，如图15所示，可以淀积电介质层1029(例如，氧化物)。淀积的电介质层1029的厚度可以大于W1/2(＝W2/2＝W3/2)，从而可以完全填满导电结构之间的最小间隙，这有助于保持淀积的电介质层1029的顶面相对平坦。随后，如图16所示，可以回蚀淀积的电介质层1029，以掩埋之前形成的导电结构。在此，仅为方便起见，将电介质层1029与可能仍然残留的掩模层1021示出为一体，并标示为1021′。
为确保电介质层1029的顶面具有一定的平坦度(即便在不进行平坦化处理时)以方便后继的光刻，导电结构可以包括一些虚设图案(即，并不实现真正电连接的互连线和/或过孔)，使得最小间隙如上所述能够保持基本上一致。另外，淀积的膜厚可以大于该最小间隙的一半。为更好地控制电介质层1029的平坦性，其淀积可以采用原子层淀积(ALD)，其回蚀可以采用ALE。
然后，可以通过选择性刻蚀如RIE，去除电介质层1021′露出的导电阻挡层1027部分。这样，导电主体层1015被导电阻挡层1013、1019、1027所包封。由此形成的导电结构与器件叠层中金属化层的导电结构之间由于材料不同、上下或前后位置的错位等因素而具有界面或边界。另外，电介质层1021′与器件叠层中的层间电介质层之间也可以具有界面或边界。
以上形成了一层导电结构。可以按相同或类似的方式，逐一形成各层导电结构。
接下来，可以形成例如针对器件层L1中的第二互连线层的导电结构。所要形成的导电结构应该位于与器件层L1中的第二互连线层相应的高度处。为此，如图17所示，可以通过淀积然后回蚀例如氧化物(或者，也可以不同于电介质层1021′的材料)，将电介质层1021′的顶面抬升至与器件层L1中的第二互连线层相应的高度(例如，接近但低于器件层L1中的第二互连线层的底面)。抬升后的电介质层在图中被标示为1021″。需要指出的是，尽管在此将电介质层1021″示出为一体，但是先后形成的电介质层之间可以存在界面或边界。
如图18所示，在电介质层1021″中，可以通过例如刻蚀孔并向孔中填充导电阻挡层如导电氮化物以及导电材料如金属，来形成过孔1031。过孔1031可以实现上下两层之间的电连接。过孔1031中邻近器件叠层的侧壁的一个或多个过孔可以与器件叠层的侧壁处露出的导电结构直接接触。
另外，如图19所示，可以如以上结合图4至16所述，可以在电介质层1021″上形成针对器件层L1中的第二互连线层的导电结构。
然后，可以进一步抬升电介质层1021″的高度，并按上述方法依次形成针对各器件层的导电结构。于是，可以逐层形成导电结构，从而形成互连结构。在图19中，将互连结构中导电结构之间的电介质层示出为1021″′。各层中的上述界面或边界中至少一部分可以实质上共面，例如在竖直方向上实质上对准。
在上述实施例中，侧壁互连结构可以实现器件叠层中不同器件层之间的互连。备选地或者附加地，侧壁互连结构还可以实现不同器件叠层之间的互连。
图20和21示意性示出了根据本公开另一实施例的半导体装置特别是其中的互连结构。图20是部分截面图，图21是俯视图，为清楚起见，图20与图21并没有按相同的比例绘制。
如图20和21所示，可以在承载晶片或衬底2001上设置多个器件叠层，例如多个IC，即IC1、IC2、IC3、IC4、IC5和IC6。各IC可以具有相同或不同的布局和功能。侧壁互连结构可以围绕各IC，可以将各IC内的不同器件层互连，并可以将各IC彼此互连。
根据本公开实施例的半导体装置可以应用于各种电子设备。因此，本公开还提供了一种包括上述半导体装置的电子设备。电子设备还可以包括显示屏幕以及无线收发器等部件。这种电子设备例如智能电话、个人计算机(PC)、平板电脑、人工智能设备、可穿戴设备、移动电源等。
根据本公开的实施例，还提供了一种芯片***(SoC)的制造方法。该方法可以包括上述方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (22)

1.一种半导体装置，包括：
多个器件层的竖直叠层，每一器件层包括多个半导体器件以及针对所述多个半导体器件的金属化层；
与所述叠层横向邻接的互连结构，
其中，所述互连结构包括：
电隔离层；以及
所述电隔离层中的导电结构，
其中，各器件层的金属化层中的至少一部分导电结构与所述互连结构中相应高度处的导电结构在横向上相接触并因此电连接。
2.根据权利要求1所述的半导体装置，其中，所述互连结构的导电结构包括互连线和过孔中至少之一。
3.根据权利要求2所述的半导体装置，其中，所述互连结构的导电结构包括交替设置的互连线层和过孔层，其中在所述互连线层中设置互连线，在所述过孔层中设置过孔。
4.根据权利要求1至3中任一项所述的半导体装置，其中，所述金属化层中的导电结构与所述互连结构中的导电结构之间存在界面。
5.根据权利要求1至3中任一项所述的半导体装置，其中，围绕所述金属化层的层间电介质层与所述互连结构的电隔离层之间存在界面。
6.根据权利要求4所述的半导体装置，其中，所述叠层中不同器件层处的所述界面中的至少一部分在竖直方向上实质上共面。
7.根据权利要求1至3中任一项所述的半导体装置，其中，每一器件层的金属化层包括：
处于第一高度的第一互连线层；
处于第二高度的第二互连线层；以及
第一互连线层与第二互连线层之间的过孔层，电连接所述第一互连线层中的导电结构与所述第二互连线层中的导电结构，
其中，所述第一互连线层和所述第二互连线层中的至少一些导电结构向着所述互连结构横向延伸以与所述互连结构中相应高度处的导电结构相接触。
8.根据权利要求1至3中任一项所述的半导体装置，其中，所述互连结构包括虚设导电结构。
9.根据权利要求8所述的半导体装置，其中，在所述互连结构中，同一层中的导电结构与导电结构、导电结构与虚设导电结构以及虚设导电结构与虚设导电结构之间的最小间距在该层中保持实质上一致。
10.根据权利要求1至3中任一项所述的半导体装置，其中，所述互连结构环绕所述叠层。
11.根据权利要求1至3中任一项所述的半导体装置，其中，设置有多个所述叠层，所述互连结构环绕各叠层。
12.根据权利要求1至3中任一项所述的半导体装置，其中，所述电隔离层包括电介质层。
13.根据权利要求1至3中任一项所述的半导体装置，其中，所述导电结构包含金属元素W、Co、Ru、Cu、Al、Ti、Ni、Ta中至少之一。
14.根据权利要求2或3所述的半导体装置，其中，所述互连线包括主体部分以及包围所述主体部分的阻挡层。
15.根据权利要求5所述的半导体装置，其中，所述叠层中不同器件层处的所述界面中的至少一部分在竖直方向上实质上共面。
16.一种制造半导体装置的方法，包括：
竖直叠置多个器件层，每一器件层包括多个半导体器件以及针对所述多个半导体器件的金属化层；
将所述器件层的叠层设置在承载衬底上，并在承载衬底上形成与所述叠层横向邻接的互连结构，所述互连结构包括电隔离层以及所述电隔离层中的导电结构，
其中，该方法还包括控制所述互连结构中的导电结构的高度，使得各器件层的金属化层中的至少一部分导电结构与所述互连结构中相应高度处的导电结构在横向上相接触并因此电连接。
17.根据权利要求16所述的方法，其中，形成所述互连结构包括：
交替形成互连线层和过孔层，其中，在所述互连线层中设置互连线，在所述过孔层中设置过孔。
18.根据权利要求17所述的方法，其中，形成所述互连线层和过孔层包括：
在所述承载衬底上形成第一高度的电介质材料；
在所述第一高度的电介质材料上形成互连线，其中所述第一高度使得所述互连线与所述叠层中的相应导电结构处在实质上相同的高度；
在所述互连线上形成第二高度的电介质材料，其中所述第二高度使得随后在其上形成的互连线与所述叠层中的相应导电结构处在实质上相同的高度；以及
在所述第二高度的电介质材料中形成过孔。
19.根据权利要求18所述的方法，其中，形成所述互连线包括：
在所述第一高度的电介质材料上形成导电材料层；
将所述导电材料层构图为在面内延伸的若干线条图案，其中，至少一些线条图案形成所述互连线，
其中，各线条图案之间的最小间距保持实质上一致。
20.根据权利要求19所述的方法，还包括：
形成围绕所述线条图案的导电阻挡层。
21.一种电子设备，包括如权利要求1至15中任一项所述的半导体装置。
22.根据权利要求21所述的电子设备，其中，所述电子设备包括智能电话、个人计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
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