CN103576826B - 存储器控制方法、装置及存储器*** - Google Patents

存储器控制方法、装置及存储器*** Download PDF

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Abstract

本发明公开了一种存储器控制方法、装置及***，通过本发明的技术方案，控制模块采用源时钟域对存储器内容进行读取，并对结束信号和***时钟域进行同步，可以在有效工作时间结束后，完成读操作，进入低功耗状态，进而降低了控制模块的功耗。

Description

存储器控制方法、装置及存储器***
技术领域
本发明具体涉及存储器控制方法、装置及存储器***。
背景技术
随着集成电路的快速发展，以及非易失性存储器的非易失性的特点，在很多数据***以及移动设备中得到广泛应用，使得消费者对存储媒体的需求也急速增加。以前许多应用只需存储少量启动代码即可，而现在的应用却需要存储千兆字节(GB)的音乐和视频数据，也因此为非易失性存储器的发展带来革命性的变化。非易失性存储器的使用越来越广泛，市场的规模以及需求急速增加，因此，今年非易失性存储器也成为电子行业中相当热门的一环。但非易失性存储器的功耗问题也逐渐引起大家的关注。
目前非易失性存储器控制器采用全同步设计，当***进入较低功耗模式时，会对***频率进行分频处理，非易失性存储器控制器的时钟也随之降低。在时钟周期大于非易失性存储器读时间的情况下，对于频繁发生的读操作，非易失性存储器在完成读操作后仍在消耗能量，非易失性存储器的功耗问题也逐渐引起大家的关注。
因此，降低存储器的功耗，使得***在各种分频条件下，存储器消耗的功能都能保持较低的状态，是急待解决的问题。
发明内容
本发明提供存储器控制方法、***及存储器***，解决了***在各种分频的情况下，存储器功耗较高的问题。
本发明提供了一种存储器控制方法，所述方法包括：
控制模块采用时钟模块生成的源时钟域对存储器内容进行读取；
控制模块根据存储器数据输出情况控制对存储器内容的读取操作。
进一步地，根据控制模块有效读取时间控制对存储器内容的读取操作具体包括：
当读计数器计时大于等于访问时间时，源时钟域的结束信号变为高电平；
当所述源时钟域的结束信号变为高电平时，将片选信号变为低电平，控制模块停止读操作。
进一步地，根据控制模块有效读取时间控制对存储器内容的读取操作之后还包括：
将所述结束信号与分频后的***时钟域进行同步处理，完成控制模块与处理模块的交互，当比率信号产生优选效果时，将其输送至处理模块处理，并最终返回主控模块。
进一步地，将所述结束信号与分频后的***时钟域进行同步处理，完成控制模块与处理模块的交互具体包括：
当源时钟域的结束信号变为高电平时，将***时钟域的***结束信号变为高电平；
当***时钟域的门控信号变为高电平时，将所述***结束信号变为低电平。
更进一步地，所述控制方法还包括：所述控制模块采用***时钟域对存储器进行擦写操作。
本发明还提供了一种存储器控制装置，该***包括：
处理模块，用于发送控制信号到控制模块，并对控制模块返回的数据进行处理；
控制模块，用于根据时钟模块产生的时钟信号对外部存储器内容进行读取，根据外部存储器数据输出情况控制对外部存储器内容的读取操作；
时钟模块，用于生成时钟信号并输出到处理模块和控制模块。
进一步地，处理模块包括：中央处理器，用于向控制模块发送读取指令和***结束信号，同时接收控制模块从存储器中读取的数据信息。
进一步地，时钟模块包括：时钟控制器，用于生成源时钟域并向控制模块输出源时钟信号，生成***时钟域并向处理模块输出***时钟信号。
进一步地，控制模块包括：
同步单元，用于将所述结束信号与分频后的***时钟域进行同步处理，将同步后的所述结束信号输送给读控制单元。
读控制单元，用于采用源时钟域对存储器内容进行读取，并在接收到同步后的所述结束信号，停止读取操作。
更进一步地，控制模块还包括：擦写控制单元，用于接收处理模块输出的控制信号，并根据所述控制信号采用***时钟域对存储器进行擦写操作。
本发明还提供了一种存储器***，包括了上述存储器控制装置和存储器。
通过本发明的技术方案，控制模块采用源时钟域对存储器内容进行读取，并对结束信号和***时钟域进行同步，可以在有效工作时间结束后，完成读操作，进入低功耗状态，进而降低了控制模块的功耗。
附图说明
图1为采用全同步设计存储器***的时序图；
图2为本发明一实施例提供的存储器控制装置的结构示意图；
图3为本发明一实施例提供的存储器控制方法的结构示意图；
图4为本发明一实施例存储器控制方法中存储器装置的时序图。
具体实施方式
目前非易失性存储器控制器采用全同步设计，当***进入较低功耗模式时，会对***频率进行分频处理，非易失性存储器控制器的时钟也随之降低。在时钟周期大于非易失性存储器读时间的情况下，对于频繁发生的读操作，非易失性存储器在完成读操作后仍在消耗能量。
具体如图1所示，clk是源时钟信号，例如芯片内部的晶振所产生的时钟信号。sysclk为***时钟信号，sysclken为门控信号，***时钟信号sysclk是对源时钟信号clk进行门控处理后产生的。nvm_addr和nvm_dout分别为非易失性存储器的地址和片选控制信号，其中只有在片选信号为高点平时非易失性存储器处于工作状态。nvm_dout为非易失性存储器的数据输出。Ta为访问时间，表示存储器的有效工作时间。
从图1中可以看出，当***时钟sysclk信号频率低、周期长的情况下，全同步设计的方式导致非易失性存储器的片选信号持续了一个周期的时间。以读取ADDR1地址的数据为例，非易失性存储器有效工作时间为t1和t2之间的Ta时间段，而t2到t3之间存储器继续工作，消耗能量就没有意义。
下面通过具体实施方式结合附图对本发明作进一步详细说明。
请参考图2，为本发明一实施例提供的存储器控制装置的结构示意图。该装置至少包括了，用于发送控制信号到控制模块，并对控制模块返回的数据进行处理的处理模块；用于根据时钟模块产生的时钟信号对外部存储器内容进行读取，根据外部存储器数据输出情况控制对外部存储器内容的读取操作的控制模块；用于生成时钟信号并输出到处理模块和控制模块的时钟模块。
具体地，处理模块包括：中央处理器，用于向控制模块发送读取指令和***结束信号，同时接收控制模块从存储器中读取的数据信息。
具体地，时钟模块包括：时钟控制器，用于生成源时钟域并向控制模块输出源时钟信号，生成***时钟域并向处理模块输出***时钟信号。
具体地，控制模块包括：用于将所述结束信号与分频后的***时钟域进行同步处理，将同步后的所述结束信号输送给读控制单元的读控制单元；用于采用源时钟域对存储器内容进行读取，并在接收到同步后的所述结束信号，停止读取操作的同步单元。该同步单元可以是一种同步电路，主要目的是将其他电路维持在***分频时钟域，而只是对处理模块和控制模块交汇的关键的结束信号done_clk进行同步处理。
具体地，控制模块还包括用于接收处理模块输出的控制信号，并根据所述控制信号采用***时钟域对存储器进行擦写操作。
本发明还提供了一种存储器***，包括了至少上述至少一种实施例中的存储器控制装置和存储器，且该存储器可以为非易失性存储器。
如图3所述，为本发明一实施例提供的存储器控制方法的流程图，该方法至少包括：控制模块采用时钟模块生成的源时钟域对存储器内容进行读取；控制模块根据存储器数据输出情况控制对存储器内容的读取操作。
在本发明提供的存储器控制方法的一种实施方式中，根据控制模块有效读取时间控制对存储器内容的读取操作具体包括：当读计数器计时大于等于访问时间时，源时钟域的结束信号变高电平；当所述结束信号变为高电平时，将片选信号变为低电平，控制模块停止读操作。读计数器的计时大于访问时间时，说明控制模块实际已经结束了对存储器内容的读取工作，但控制器却仍然在继续工作。此时，结束信号done_clk出现正脉冲，表示读过程结束，紧接着片选信号nvm_dout拉低变为低电平，此时控制模块进入低功耗状态。以图4为例，为本发明一实施例存储器控制方法中存储器***的时序图，图4中，done_clk为结束信号，done_sysclk为***结束信号。在实际电路设计中，done_clk和done_sysclk通常由寄存器，而寄存器的特点是会晚一拍，因此，在结束信号done_clk为高电平时，就将片选信号nvm_dout拉低，实际到done_clk位于下降沿时，nvm_dout才位于下降沿。
在本发明提供的存储器控制方法的一种实施方式中，根据控制模块有效读取时间控制对存储器内容的读取操作之后还包括：将结束信号与分频后的***时钟域进行同步处理，完成控制模块与处理模块的交互。
进一步地，上述实施方式具体可以为，当源时钟域的结束信号变为高电平时，将***时钟域的***结束信号变为高电平；当***时钟域的门控信号变为高电平时，将所述***结束信号变为低电平。结束信号done_clk为高电平时，将***结束信号done_sysclk拉高，表示读操作已经完成。当即将出现***时钟信号sysclk时，具体在sysclk的门控信号sysclken高电平时，将***结束信号done_sysclk拉低，这样下一拍处理模块就可以采集到结束信号done_sysclk。如图4所示，在实际的电路设计中，同样因为寄存器晚一拍的原因，因此，当结束信号done_clk在高电平状态时，就应当提前将***结束信号done_sysclk拉低。实际结束信号done_clk变低时，done_sysclk才会变为低电平。
在本发明存储器控制方法的一种实施方式中，控制模块采用***时钟域对存储器进行擦写操作。
综合上述多种实施方式对本发明存储器控制方法进行举例说明，处理模块发送读操作指令给控制模块，控制模块将接收到的操作指令转换为对应操作时序，控制模块中的读操作单元采用源时钟域，并开始对存储器指定地址位置的内容进行读取，当时钟模块的结束信号变为高电平时，读操作单元结束对存储器内容的读取；将结束信号与处理模块的***时钟域进行同步，当结束信号位于高电平的时候，将***结束信号拉高，用于抵消寄存器输出***结束信号的延时，在结束信号变为下降沿时，***结束信号正好可以位于上升沿，当***时钟域的门控信号变为高电平时，将所述***结束信号变为低电平，以等待下一次读取指令，完成本次读取的全部过程。
以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明；因此，对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种存储器控制方法，其特征在于，所述控制方法包括：
控制模块采用时钟模块生成的源时钟域对存储器内容进行读取；
当读计数器计时大于等于访问时间时，源时钟域的结束信号变为高电平；
当所述源时钟域的结束信号变为高电平时，将片选信号变为低电平，控制模块停止读操作；
将源时钟域的结束信号与分频后的***时钟域进行同步处理，完成控制模块与处理模块的交互。
2.如权利要求1所述的存储器控制方法，其特征在于，所述的将所述结束信号与分频后的***时钟域进行同步处理，完成控制模块与处理模块的交互具体包括：
当源时钟域的结束信号变为高电平时，将***时钟域的***结束信号变为高电平；
当***时钟域的门控信号变为高电平时，将所述***结束信号变为低电平。
3.如权利要求1或2所述的存储器控制方法，其特征在于，所述控制方法还包括：
所述控制模块采用***时钟域对存储器进行擦写操作。
4.一种存储器控制装置，其特征在于，所述装置包括：
处理模块，用于发送控制信号到控制模块，并对控制模块返回的数据进行处理；
控制模块，用于根据时钟模块产生的时钟信号对存储器内容进行读取；当读计数器计时大于等于访问时间时，源时钟域的结束信号变为高电平；当所述源时钟域的结束信号变为高电平时，将片选信号变为低电平，所述控制模块停止读操作；将源时钟域的结束信号与分频后的***时钟域进行同步处理；
时钟模块，用于生成时钟信号并输出到处理模块和控制模块。
5.如权利要求4所述的存储器控制装置，其特征在于，所述处理模块包括：中央处理器，用于向控制模块发送读取指令和***结束信号，同时接收控制模块从存储器中读取的数据信息。
6.如权利要求4所述的存储器控制装置，其特征在于，所述时钟模块包括：时钟控制器，用于生成源时钟域并向控制模块输出源时钟信号，生成***时钟域并向处理模块输出***时钟信号。
7.如权利要求5所述的存储器控制装置，其特征在于，所述控制模块包括：
同步单元，用于将同步后的所述结束信号输送给读控制单元；
读控制单元，用于采用源时钟域对存储器内容进行读取，并在接收到同步后的所述结束信号，停止读取操作。
8.如权利要求4至7中任意一项所述的存储器控制装置，其特征在于，所述控制模块还包括：
擦写控制单元，用于接收处理模块输出的控制信号，并根据所述控制信号采用***时钟域对存储器进行擦写操作。
9.一种存储器***，其特征在于，所述***包括存储器和如权利要求4至7中任意一项所述的存储器控制装置。
10.如权利要求9所述的存储器***，其特征在于，所述存储器控制装置的控制模块还包括：
擦写控制单元，用于接收所述存储器控制装置的处理模块输出的控制信号，并根据所述控制信号采用***时钟域对存储器进行擦写操作。
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