CN103560134B - 一种阵列基板及其制作方法、显示装置 - Google Patents
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Abstract
本发明提供了一种阵列基板及其制作方法、显示装置，所述阵列基板的集线区内包括多条用于在驱动芯片和阵列基板的显示区之间传输信号的信号传输线，每条信号传输线对应于一数据传输通道，其特征在于，所述阵列基板还包括：至少一条与信号传输线对应设置的阻抗平衡线；所述阻抗平衡线与所属信号传输线之间电连接，使得所述集线区内的不同数据传输通道的阻抗的差值符合第一预设条件。从而可在不增加端口区域的情况下，实现端口区域中每一条信号传输线对应的信号传输通道间的电阻比值在一预设的范围内，以减少信号延迟情况。
Description
技术领域
本发明涉及显示技术领域，具体涉及一种阵列基板及其制作方法、显示装置。
背景技术
现有技术中，如附图1所示，需要将显示面板（panel）中的信号传输线，如数据线（data线）或者栅线（gate线）等在集线区（fanout）集中后，引入至设置在显示面板***几个特定的端口（pad）区域，以实现与panel外的设备进行信号传输。
由于不同信号传输线距离端口区域有长有短，如集线区域中，靠近集线区域边缘***的信号传输线最长，例如附图1中的信号传输线1，其线电阻最大，为Rmax；而位于集线区域中央的信号传输线最短，例如附图1中的信号传输线3，其线电阻也为最小，为Rmin。
由于不同信号传输线之间存在因长度不同而导致的线电阻不同，因此导致当加载信号时，不同信号传输线间存在信号延迟（delay）等问题。
现有技术中，通常是采用折线设计（Zigzag），如附图1中信号传输线2、3所示，通过增大集线区中心区域的信号传输线长度，从而增加集线区中心区域信号传输线的线电阻，即通过增大Rmin值,来减小Rmax与Rmin之间电阻差距，以实现不同信号传输线的等电阻设计。
但是在实际操作中，由于折线设计增加了信号传输线的宽度，如附图1中的信号传输线3的宽度值为d，而端口区域和集线区域的面积有限，因此导致端口区域内设置的信号传输线数量降低，这就需要在panel上设置更多的端口区域以实现信号的引出，这不但增加了显示面板的制作成本，还给显示面板的走线设计增加了难度。
而在不增加端口区域的情况下，由于端口区域和集线区域的面积限制，导致现有的折线设计，无法使集线区域的信号传输线达到理想的等电阻设计，一般Rmax/Rmin大于3：1，就可能导致信号延迟而形成不良。
发明内容
本发明提供一种阵列基板及其制作方法、显示装置，从而可在不增加端口区域的情况下，实现端口区域中每一条信号传输线对应的信号传输通道间的电阻比值在一预设的范围内，以减少信号延迟情况。
本发明提供方案如下：
本发明实施例提供了一种阵列基板，所述阵列基板的集线区内包括多条用于在驱动芯片和阵列基板的显示区之间传输信号的信号传输线，每条信号传输线对应于一数据传输通道，其特征在于，所述阵列基板还包括：
至少一条与信号传输线对应设置的阻抗平衡线；
所述阻抗平衡线与所属信号传输线之间电连接，使得所述集线区内的不同数据传输通道的阻抗的差值符合第一预设条件。
优选的，所述第一预设条件为：
配置阻抗平衡线后，至少有一对数据传输通道的阻抗的差值小于配置阻抗平衡线前所述一对数据传输通道的阻抗的差值。
优选的，所述第一预设条件为：
配置阻抗平衡线后所述集线区内阻抗值最大的数据传输通道与阻抗值最小的数据传输通道之间的阻抗差值，小于配置阻抗平衡线前所述集线区内阻抗值最大的数据传输通道与阻抗值最小的数据传输通道之间的阻抗差值。
优选的，所述第一预设条件为：
配置阻抗平衡线后所述集线区内的各数据传输通道间的阻抗最大差值在预设阈值范围内。
优选的，所述阻抗平衡线与所属信号传输线，形成于不同图层中。
优选的，所述阻抗平衡线形成于阵列基板的导电图层中，所述导电图层包括像素电极层、公共电极层、源漏金属层、栅极层中的至少一层。
优选的，所述阻抗平衡线与所属信号传输线之间直接接触，或者所述阻抗平衡线与所属信号传输线之间通过过孔实现电连接。
优选的，所述阻抗平衡线由至少一条导电线组成。
优选的，分属于不同信号传输线的阻抗平衡线导电面积不同和/或材质不同。
优选的，分属于不同信号传输线的阻抗平衡线设置为：自身阻抗越大的信号传输线对应的阻抗平衡线的长度越长；和/或，
自身阻抗越大的信号传输线对应的阻抗平衡线的横截面积越大；和/或，
自身阻抗越大的信号传输线对应的阻抗平衡线的材质的电阻率越小。
优选的，其特征在于，所述信号传输线形成于源漏金属层，所述阻抗平衡线形成于像素电极层和/或栅极层中。
本发明实施例还提供了一种阵列基板制作方法，所述阵列基板的集线区内包括多条用于在驱动芯片和阵列基板的显示区之间传输信号的信号传输线，每条信号传输线对应于一数据传输通道，所述方法包括：
在阵列基板集线区预设位置处形成信号传输线；
在至少一条信号传输线上形成阻抗平衡线，所述阻抗平衡线与所属信号传输线之间电连接，使得所述集线区内的不同数据传输通道的阻抗的差值符合第一预设条件。
优选的，所述在至少一条信号传输线上形成阻抗平衡线的步骤包括：
在集线区预设位置处，形成信号传输线图案，以及位于信号传输线之上的图层；
通过刻蚀工艺中，刻蚀掉位于信号传输线之上的图层；
在所述信号传输线之上形成阻抗平衡线图案。
优选的，所述在至少一条信号传输线上形成阻抗平衡线的步骤包括：
在集线区预设位置处，形成信号传输线图案，以及位于信号传输线之上的图层；
在所述信号传输线图案和/或位于信号传输线之上的图层的预设位置处形成过孔；
在所述信号传输线之上的图层之上，以及所述过孔位置处，形成阻抗平衡线图案。
本发明实施例还提供了一种显示装置，所述装置具体可以包括上述本发明实施例提供的阵列基板。
从以上所述可以看出，本发明提供的阵列基板及其制作方法、显示装置，所述阵列基板的集线区内包括多条用于在驱动芯片和阵列基板的显示区之间传输信号的信号传输线，每条信号传输线对应于一数据传输通道，其特征在于，所述阵列基板还包括：至少一条与信号传输线对应设置的阻抗平衡线；所述阻抗平衡线与所属信号传输线之间电连接，使得所述集线区内的不同数据传输通道的阻抗的差值符合第一预设条件。从而可在不增加端口区域的情况下，实现端口区域中每一条信号传输线对应的信号传输通道间的电阻比值在一预设的范围内，以减少信号延迟情况。
附图说明
图1为现有技术示意图；
图2为本发明实施例提供的阵列基板结构示意图一；
图3为本发明实施例提供的阵列基板结构示意图二；
图4为本发明实施例提供的阵列基板结构示意图三；
图5为本发明实施例提供的阵列基板结构示意图四；
图6为本发明实施例提供的阵列基板结构示意图五；
图7为本发明实施例提供的阵列基板结构示意图六；
图8为本发明实施例提供的阵列基板结构示意图七。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。
除非另作定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明专利申请说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也相应地改变。
本发明实施例提供了一种阵列基板，所述阵列基板的集线区（fanout）内包括多条用于在驱动芯片和阵列基板的显示区之间传输信号的信号传输线20，每条信号传输线20对应于一数据传输通道。
如附图2所示，所述阵列基板还包括：
至少一条与信号传输线20对应设置的阻抗平衡线10；
所述阻抗平衡线10与所属信号传输线20之间电连接，使得所述集线区内的不同数据传输通道的阻抗的差值符合第一预设条件。
本发明提供的阵列基板，通过为信号传输线配置阻抗平衡线的方式，调整不同信号传输线对应的数据传输通道的阻抗值，从而可在不增加端口区域的情况下，实现集线区中不同信号传输线20对应的信号传输通道间的阻抗的差值符合第一预设条件，以减少信号延迟情况。
在本发明不同的实施例中，所述第一预设条件可以灵活的设置，例如：
在一具体实施例中，上述第一预设条件具体可为：配置阻抗平衡线10后，至少有一对数据传输通道的阻抗的差值小于配置阻抗平衡线10前这一对数据传输通道的阻抗的差值。
举例说明，在配置阻抗平衡线前，阵列基板集线区内，第一数据传输通道和第二数据传输通道间的阻抗差值为5，其中，第一数据传输通道对应的第一信号传输线的阻抗值，大于第二数据传输通道对应的第二信号传输线，那么，在本发明实施例中，可为第一信号传输线配置一阻抗平衡线10，从而通过增大第一信号传输线的导电面积的方式，降低第一信号传输线的阻抗值，即降低了第一数据传输通道的阻抗值，那么，在第二数据传输通道阻抗值不变的情况下，使第一数据传输通道和第二数据传输通道间的阻抗差值小于5，最理想的情况是使第一数据传输通道和第二数据传输通道间的阻抗的差值等于或接近零。
在另一具体实施例中，上述第一预设条件具体还可为：配置阻抗平衡线10后所述集线区内阻抗值最大的数据传输通道与阻抗值最小的数据传输通道之间的阻抗差值，小于配置阻抗平衡线10前所述集线区内阻抗值最大的数据传输通道与阻抗值最小的数据传输通道之间的阻抗差值。
举例说明，如附图3所示，通常，位于集线区边缘的信号传输线20对应的数据传输通道的阻抗值最大，而位于集线区中心部分的信号传输线21对应的数据传输通道的阻抗值最小，因此，本发明实施例中，可通过为信号传输线20配置一阻抗平衡线10，从而降低信号传输线20对应的数据传输通道的阻抗值，从而在信号传输线21所对应的数据传输通道阻抗值不变的情况下，降低信号传输线20对应的数据传输通道与信号传输线21所对应的数据传输通道之间的阻抗值比例，降低两数据传输通道阻抗间的差值，使该差值符合一预设条件，例如等于或接近零。
在另一具体实施例中，上述第一预设条件具体还可为：配置阻抗平衡线10后所述集线区内的各数据传输通道间的阻抗最大差值在预设阈值范围内。
这里需要说明的是，本发明实施例所涉及的“阻抗最大差值”，具体可以是指任意两条数据传输通道之间的阻抗中，值最大的那两条通道的阻抗差值。
由于阵列基板中，各器件基于一信号执行启动或执行某一操作步骤的时间可能存在一定的时间顺序，因此，本发明实施例中，同样可以通过为不同的信号传输线20配置阻抗值不同的阻抗平衡线10的方式，在集线区即可实现信号传输时间的调整。或者，通过设置不同阻抗值的阻抗平衡线10调整集线区信号传输线20阻抗值，并与阵列基板中原有信号传输线的阻抗值的配合，从而实现信号传输时间的调整。
本发明实施例中，具体需要为哪一根或一些信号传输线20配置阻抗平衡线10，可基于实际需要，任意决定。
由于在集线区内，不同信号传输线20由于长度不同导致阻抗值不同，因此，为了使不同信号传输线20所对应的数据传输通道的阻抗的差值符合第一预设条件，具体可通过为不同信号传输线20配置导电面积不同和/或材质不同的阻抗平衡线10以实现上述目的。而所述导电面积不同，具体可通过调整阻抗平衡线的长度、宽度、厚度等实现。
这是因为，导电性（如阻抗平衡线10）导电面积的不同，可以影响导电性的阻抗，而不同材质的导电率，也可以使不同导电线的电阻不同，因此，本发明实施例中可通过调配阻抗平衡线10的长度、材质中的至少一项，实现数据传输通道阻抗值的调整。
那么，在一具体实施例中，本发明实施例可按照以下原则中的至少一种，设置分属于不同信号传输线的阻抗平衡线：
自身阻抗越大的信号传输线对应的阻抗平衡线的长度越长；
自身阻抗越大的信号传输线对应的阻抗平衡线的横截面积越大；
自身阻抗越大的信号传输线对应的阻抗平衡线的材质的电阻率越小。
上述原则，还可基于实际需要，任意增加和调整。
本发明实施例所涉及的阻抗平衡线10，具体可形成于阵列基板的任一导电图层中，例如像素电极层即ITO层50、公共电极层、源漏金属层30、栅极层60等中的至少一层。
即本发明实施例中，阻抗平衡线10与其所属信号传输线20，可形成于不同图层中。
而处于不同图层中的阻抗平衡线10与其所属信号传输线20之间，可通过直接接触，或者设置过孔的方式实现电连接。
为了制作本发明实施例所提供的阵列基板，本发明实施例还提供了一种阵列基板制作方法，该方法具体可以包括：
在阵列基板集线区预设位置处形成信号传输线20；
在至少一条信号传输线20上形成阻抗平衡线10，所述阻抗平衡线10与所属信号传输线20之间电连接，使得集线区内的不同数据传输通道的阻抗的差值符合第一预设条件。
那么在一具体实施例中，在至少一条信号传输线上形成阻抗平衡线的步骤具体可以包括：
在集线区预设位置处，形成信号传输线20图案，以及位于信号传输线20之上的图层；
通过刻蚀工艺中，刻蚀掉位于信号传输线20之上的图层；
在信号传输线20之上形成阻抗平衡线10图案。
此实施例的实现，可使阻抗平衡线10与其所属信号传输线20通过直接接触的方式实现电连接。
具体的，该实施例的具体实现过程可如下所示：
如附图4所示，本发明实施例中，可在阵列基板已有图形上（例如栅极层60、栅绝缘层70等），沉积源漏金属层30，通过构图工艺，形成信号传输线20的图案，然后在信号传输线20上形成钝化层40等图案。通过修改mask结构，在过孔（Via）刻蚀工艺中，将集线区边缘的信号传输线20上的钝化层40刻蚀掉，然后在裸露出的信号传输线20上直接形成像素电极ITO层50图案，由ITO层50图案作为信号传输线20的阻抗平衡线10。由于ITO层50材质导电，因此，ITO层50图案的存在增大了对应信号传输线20的导电面积，其原理类似于多个电阻并联后总电阻小于各个子电阻，因此可有效降低集线区边缘信号传输线20的线电阻，从而降低集线区边缘数据传输通道的阻抗值。
本发明实施例中，是否形成ITO层50图案即阻抗平衡线10以及该ITO层50图案的长度等参数，可根据每根信号传输线20的位置与长度而定，例如图3中所示的信号传输线20所配置的阻抗平衡线10可最长，然后沿向集线区中心位置方向（即图3信号传输线21所在方向），依次缩短每一个信号传输线20所配置的阻抗平衡线10的长度（前提是集线区内所有信号传输线20所配置的ITO层50图案即阻抗平衡线10的材质相同）。由于图3中信号传输线20的长度最短，因此信号传输线20可不配置对应的阻抗平衡线10。即本发明实施例的总体目标是阶梯性的降低集线区域***的信号传输线20的阻抗值即电阻，使集线区每一条信号传输线20对应的数据传输通道之间的阻抗的差值比例达到预设范围，例如比值为1或接近1。
由于本发明实施例中，可将形成于ITO层50的阻抗平衡线刻蚀成条状，因此，在本发明一具体实施例中，阻抗平衡线10具体可由至少一条导电线组成。
上述实施例是以信号传输线20形成于源漏金属层30（SD层），阻抗平衡线10形成于ITO层50为例进行说明，但这实际应用中，也可以在栅极层60形成信号传输线20的图案，然后通过刻蚀掉信号传输线20上覆盖栅绝缘层70，并在裸露的信号传输线20上直接覆盖源漏金属层30的材质，即阻抗平衡线10可形成于源漏金属层30中。
以上描述是基于阻抗平衡线10形成在一个图层的实施例进行说明。那么，进一步的，还可在多个图层中形成阻抗平衡线10的图案，并均通过直接接触的方式，实现与形成于栅极层60中的信号传输线20电连接。
例如，以信号传输线20形成于栅极层60中，且第一阻抗平衡线形成于源漏金属层30为例进行说明，在后续工艺中，可通过刻蚀掉第一阻抗平衡线上的钝化层40，然后在第一阻抗平衡线上直接覆盖形成于ITO层50的第二阻抗平衡线，从而由第一阻抗平衡线和第二阻抗平衡线组合形成信号传输线20对应的阻抗平衡线10。由于该实施例中的阻抗平衡线10可由形成于多个图层中不同导电线组成，因此可显著增大信号传输线20的导电面积，从而可显著降低信号传输线20对应的数据传输通道的阻抗值，如降低超过50%以上的阻抗值。
而在本发明的另一具体实施例中，本发明实施例所涉及的在至少一条信号传输线上形成阻抗平衡线的步骤具体还可以包括：
在集线区预设位置处，形成信号传输线20图案，以及位于信号传输线20之上的图层；
在所述信号传输线20图案和/或位于信号传输线20之上的图层的预设位置处形成过孔；
在所述信号传输线之上的图层之上，以及所述过孔位置处，形成阻抗平衡线图案。
此实施例的实现，可使阻抗平衡线10与其所属信号传输线20通过过孔的方式实现电连接。
本发明实施例中，利用过孔实现阻抗平衡线10与所属信号传输线20之间实现电连接的方式有很多，下面以本发明实施例所涉及的阵列基板为底栅型阵列基板为例，举例进行说明：
在一具体实施例中，可利用阵列基板最上层导电图层连通形成于多各图层中的信号传输线20以及阻抗平衡线10。
具体的，如果信号传输线20形成于源漏金属层30时，可利用现有技术及工艺，在栅极层60形成栅线（gata线）和公共电极线（com线）的同时，也在信号传输线20所在位置处的栅极层60中，形成预留的栅极层60金属线，作为阻抗平衡线10。如果信号传输线20形成于栅极层60中，则可以在源漏金属层30中形成源漏金属线（即data线）时，在信号传输线20（形成于栅极层60中）所在位置处，也预留源漏金属线，作为阻抗平衡线10。
然后，通过过孔（Via）刻蚀工艺，在预设位置以及预设图层中，形成过孔。
最后，利用阵列基板最上层即最后形成的导电图层，例如ITO层50图案，通过过孔，使两层以上的导电图层（包括阻抗平衡线10和信号传输线20）之间实现电连接。此时，最上层的导电图层本身也可以是阻抗平衡线10的一部分。
该方案的特点是可以利用现有工艺方法顺利实现降低数据传输通道阻抗值的目的，不需要添加mask。
下面，针对不同过孔刻蚀工艺方案，对本发明实施例提供的利用阵列基板最上层导电图层连通形成于多各图层中的信号传输线20以及阻抗平衡线10的过程进行详细的描述：
刻蚀工艺方案一：
在本方案中，以4mask阵列基板制作工艺为例，在源漏极（SDT）mask工艺时，在本发明实施例所涉及的导通过孔90（具体可如附图5所示）处不保留光刻胶（PR胶），这样，在SDT刻蚀（Etch）工艺后，过孔90位置处的源漏金属层30与有源层80会被刻蚀掉，在钝化层40剥离（dep）结束后，在该位置处形成过孔90。本发明实施例中，可采用常见的过孔刻蚀工艺即可实现将过孔90位置处处的钝化层40与栅绝缘层70刻蚀掉。通过后续ITO层50金属材质的沉积，即能够实现形成于源漏金属层30与栅极层60层金属的信号传输线20和阻抗平衡线10之间的电连接。
需要注意的是，在过孔90刻蚀工艺中，需要刻蚀掉过孔90侧壁上的钝化层40材质，这样才能保证在沉积ITO层50后，可利用沉积在侧壁上的ITO层50金属材质，使处于不同图层中的信号传输线20和阻抗平衡线10通过ITO层50实现连接线。
若保留顶层的ITO层50图案，则此时的数据传输通道中包括三层导电图层，例如形成于源漏金属层30中的信号传输线20以及形成于栅极层60和ITO层50中的阻抗平衡线10，或者形成于栅极层60中的信号传输线20以及形成于源漏金属层30中和ITO层50的阻抗平衡线；若不保留顶层的ITO层50图案，则此时只有在过孔90的侧壁上的存在ITO层50材质，则存在的ITO层50材质只起到导通信号传输线20和阻抗平衡线10的作用，此时的数据传输通道中包括两层导电图层，即形成于源漏金属层30中的信号传输线20以及形成于栅极层60中的阻抗平衡线10，或者形成于栅极层60中的信号传输线20以及形成于源漏金属层30中阻抗平衡线。
此方案做制作的阵列基板结构可如附图5所示。
刻蚀工艺方案二：
在本方案中，若本发明实施例不在源漏极（SDT）mask进行过孔的刻蚀，则可以在正常的过孔刻蚀工艺中，对位于像素区中连通漏电极与像素电极位置的过孔91（附图中未示出，标识91用于标识该过孔与过孔90为不同过孔）采用半曝光技术，而对于本发明实施例所涉及的过孔90采用全曝光技术。从而实现当过孔90导通到栅极层60时，而连通漏电极与像素电极位置的过孔91也能在一个mask中顺利形成。
具体的，当过孔mask后，过孔91上还存在PR胶（半曝光），过孔90上无PR胶。刻蚀工艺顺序为：
干法刻蚀掉过孔90上的钝化层40；
湿法刻蚀掉过孔90的源漏金属层30；
干法刻蚀掉过孔90中的有源层80；
干法刻蚀灰化工艺刻蚀掉过孔91上的PR胶；
二次过孔刻蚀（2nd Via Etch），刻蚀掉过孔91中的钝化层40、过孔90中的栅绝缘层70、集线区的钝化层40和栅绝缘层70，其中2nd Via Etch过程可同常规Via Etch工艺。
刻蚀完成后，同刻蚀方案一，利用沉积的ITO层50连通各处于各图层的信号传输线20和阻抗平衡线10，并可以考虑保留ITO层50形成三层导电结构，或者仅保留过孔位置的ITO层50材质而形成两层导电结构。这样在过孔91位置处就会形成ITO层50连接漏电极，在过孔90位置处就会形成ITO层50连接信号传输线20与阻抗平衡线10过孔结构。
由于传统的Via Etch只需刻蚀掉像素区连通漏电极与像素电极的钝化层40以及集线区的钝化层40与栅绝缘层70，故在本发明实施例所涉及的，采用二次过孔刻蚀（2nd Via Etch）工艺刻蚀过孔90中的栅绝缘层70完全在原理与实际操作上均可以实现。
该方案所提供的过孔刻蚀方案，可以在一道mask中直接实现不同作用过孔的同步刻蚀。
经过上述过孔刻蚀工艺形成的阵列基板同样可如附图5所示。
在本发明的另一具体实施例中，还可采用多次过孔刻蚀工艺，以使不同图层中的信号传输线20和阻抗平衡线10之间实现电连接。
举例说明，如附图6所示，在有源层80沉积后添加mask工艺，在有源层80和栅绝缘层70中形成连接栅极层60和源漏金属层30中过孔90，然后通过工艺形成源漏金属层30图案（可以信号传输线20，也可以是阻抗平衡线10），由于过孔90的侧壁上覆盖了源漏金属层30的材质，因此，栅极层60和源漏金属层30之间实现电连接。
然后，在源漏金属层30上覆盖钝化层40，并再次通过mask工艺，在钝化层40中过孔90所在位置处形成过孔92，后续通过在过孔92（即过孔91位置处）以及钝化层40上覆盖ITO层50，从而使栅极层60、源漏金属层30以及ITO层50之间实现电连接，从而形成三层导电结构。
虽然此实施例中增加了一道mask（在有源层80沉积后，增加一道mask工艺并采用干法刻蚀做出过孔92），但此实施例中降低了ITO层50的爬坡高度，从而提高了工艺的可靠性与良率。
在本发明另一具体实施例中，还可以将如附图4、附图5所示的技术方案相结合，也可以本发明实施例所涉及的阵列基板。
具体的，如附图7、8所示，在过孔刻蚀时，刻蚀掉位于信号传输线20位置处的钝化层40和部分栅绝缘层70，形成条状浅沟道，然后在该沟道上沉积ITO层50，这样也能实现不同图层中的信号传输线20和阻抗平衡线10之间实现电连接。这样的好处是ITO层50薄膜能与源漏金属层30金属直接接触，从而提高了工艺的可靠性与良率。
本发明实施例还提供了一种显示装置，所述装置具体可以包括上述本发明实施例提供的阵列基板。
该显示装置具体可以为液晶面板、液晶电视、液晶显示器、OLED（有机发光二极管）面板、OLED显示器、等离子显示器或电子纸等显示装置。
从以上所述可以看出，本发明提供的阵列基板及其制作方法、显示装置，所述阵列基板的集线区内包括多条用于在驱动芯片和阵列基板的显示区之间传输信号的信号传输线，每条信号传输线对应于一数据传输通道，其特征在于，所述阵列基板还包括：至少一条与信号传输线对应设置的阻抗平衡线；所述阻抗平衡线与所属信号传输线之间电连接，使得所述集线区内的不同数据传输通道的阻抗的差值符合第一预设条件。从而可在不增加端口区域的情况下，实现端口区域中每一条信号传输线对应的信号传输通道间的电阻比值在一预设的范围内，以减少信号延迟情况。
同时，本发明实施例所提供技术方案的实现，可以降低信号传输线的宽度，因此可使一个端口区域内容设置更多的信号传输线，从而可减少显示面板中设置的端口区域，有利于窄边框的实现。同时，在较小的区域利用一个驱动可驱动尽可能多的信号传输线，减小驱动数量，从而降低显示面板的生产成本。
另外，本发明实施例所提供的技术方案，还可与现有折现设计共同应用，从而也可实现使数据传输通道间的阻抗的差值的符合预设条件的目的。
以上所述仅是本发明的实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (12)
1.一种阵列基板，所述阵列基板的集线区内包括多条用于在驱动芯片和阵列基板的显示区之间传输信号的信号传输线，每条信号传输线对应于一数据传输通道，其特征在于，所述阵列基板还包括：
至少一条与信号传输线对应设置的阻抗平衡线，所述阻抗平衡线由形成于多个图层中不同导电线组成，所述形成于多个图层中不同导电线，均通过直接接触的方式，实现与所属信号传输线电连接，使得所述集线区内的不同数据传输通道的阻抗的差值符合第一预设条件。
2.如权利要求1所述的阵列基板，其特征在于，所述第一预设条件为：
配置阻抗平衡线后，至少有一对数据传输通道的阻抗的差值小于配置阻抗平衡线前所述一对数据传输通道的阻抗的差值。
3.如权利要求1所述的阵列基板，其特征在于，所述第一预设条件为：
配置阻抗平衡线后所述集线区内阻抗值最大的数据传输通道与阻抗值最小的数据传输通道之间的阻抗差值，小于配置阻抗平衡线前所述集线区内阻抗值最大的数据传输通道与阻抗值最小的数据传输通道之间的阻抗差值。
4.如权利要求1所述的阵列基板，其特征在于，所述第一预设条件为：
配置阻抗平衡线后所述集线区内的各数据传输通道间的阻抗最大差值在预设阈值范围内。
5.如权利要求1所述的阵列基板，其特征在于，阻抗平衡线与所属信号传输线，形成于不同图层中。
6.如权利要求1所述的阵列基板，其特征在于，所述阻抗平衡线形成于阵列基板的导电图层中，所述导电图层包括像素电极层、公共电极层、源漏金属层、栅极层中的至少两层。
7.如权利要求1所述的阵列基板，其特征在于，分属于不同信号传输线的阻抗平衡线导电面积不同和/或材质不同。
8.如权利要求1所述的阵列基板，其特征在于，分属于不同信号传输线的阻抗平衡线设置为：自身阻抗越大的信号传输线对应的阻抗平衡线的长度越长；和/或，
自身阻抗越大的信号传输线对应的阻抗平衡线的横截面积越大；和/或，
自身阻抗越大的信号传输线对应的阻抗平衡线的材质的电阻率越小。
9.如权利要求1至8任一项所述的阵列基板，其特征在于，所述信号传输线形成于源漏金属层，所述阻抗平衡线形成于像素电极层和栅极层中。
10.一种阵列基板制作方法，所述阵列基板的集线区内包括多条用于在驱动芯片和阵列基板的显示区之间传输信号的信号传输线，每条信号传输线对应于一数据传输通道，其特征在于，所述方法包括：
在阵列基板集线区预设位置处形成信号传输线；
在至少一条信号传输线上形成阻抗平衡线，所述阻抗平衡线与所属信号传输线之间电连接，使得所述集线区内的不同数据传输通道的阻抗的差值符合第一预设条件，所述阻抗平衡线由形成于多个图层中不同导电线组成，所述形成于多个图层中不同导电线，均通过直接接触的方式，实现与所属信号传输线电连接。
11.如权利要求10所述的方法，其特征在于，所述在至少一条信号传输线上形成阻抗平衡线的步骤包括：
在集线区预设位置处，形成信号传输线图案，以及位于信号传输线之上的图层；
通过刻蚀工艺中，刻蚀掉位于信号传输线之上的图层；
在所述信号传输线之上形成阻抗平衡线图案。
12.一种显示装置，其特征在于，所述装置包括如权利要求1-9任一项所述的阵列基板。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |