KR101906182B1

KR101906182B1 - 표시장치

Info

Publication number: KR101906182B1
Application number: KR1020110131153A
Authority: KR
Inventors: 강신택; 김규태
Original assignee: 삼성디스플레이 주식회사
Priority date: 2011-12-08
Filing date: 2011-12-08
Publication date: 2018-10-11
Also published as: KR20130064510A; US8994628B2; US20130147698A1

Abstract

표시장치는 제1 서브화소 및 제2 서브화소를 포함한다. 상기 제1 서브화소와 상기 제2 서브화소는 인접하는 2개의 게이트 라인들 중 서로 다른 게이트 라인에 전기적으로 연결되고, 인접하는 2개의 데이터 라인들 중 동일한 데이터 라인에 전기적으로 연결된다. 상기 제1 서브화소는 상기 동일한 데이터 라인에 양단이 연결된 폐 신호라인에 의해 에워싸인다. 상기 폐 신호라인은 데이터 신호가 이동하는 경로를 제공한다.

Description

표시장치{DISPLAY DEVICE}

본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 표시품질이 향상된 표시장치에 관한 것이다.

액정표시장치는 복수 개의 화소들을 구비한다. 상기 화소들 각각은 서로 다른 전압이 인가되는 화소전극과 공통전극을 구비한다. 상기 액정표시장치는 상기 화소 전극과 상기 공통 전극 사이에 형성된 전계에 따라 액정층의 광의 투과율을 변화시켜 영상을 표시한다. 상기 화소들은 화소행과 화소열을 이룬다.

상기 액정표시장치는 상기 화소 전극에 신호를 제공하는 복수 개의 신호라인들을 상기 제1 기판 상에 구비한다. 최근, 개구율을 증가시키기 위해 상기 신호라인들의 선폭이 감소하고 있다. 그에 따라 상기 신호라인들이 단선되고, 상기 액정표시장치의 선 불량(line defect)을 발생시킨다.

표시품질을 향상시키기 위해서 상기 공통 전극에 입력되는 전압을 기준으로 다른 극성의 전압을 각 화소열들에 교번적으로 인가한다. 또한, 인접한 화소열들은 상기 공통 전극에 입력되는 전압을 기준으로 서로 다른 극성의 전압을 수신한다.

상기 신호라인들에 인가된 전압이 상기 화소 전극에 충전된 전압에 영향을 미친다. 이는 세로줄 시인현상을 발생시키고, 표시품질을 저하시킨다.

따라서, 본 발명의 목적은 불량률이 감소하고 표시품질이 향상된 표시장치를 제공하는 것이다.

본 발명의 일 실시예에 따른 표시장치는 제1 방향으로 연장된 복수 개의 게이트 라인들, 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수 개의 데이터 라인들, 및 상기 게이트 라인들 중 2n-1(n은 자연수)번째 게이트 라인과 2n번째 게이트 라인 사이에 배치되고, 상기 데이터 라인들 중 m(m은 자연수)번째 데이터 라인과 m+1번째 데이터 라인 사이에 배치된 화소를 포함한다.

상기 화소는 제1 서브화소 및 제2 서브화소를 포함한다. 상기 제1 서브화소는 상기 2n-1번째 게이트 라인과 상기 2n번째 게이트 라인 중 어느 하나에 전기적으로 연결되고, 상기 m번째 데이터 라인과 상기 m+1번째 데이터 라인 중 어느 하나에 전기적으로 연결된다. 상기 제2 서브화소는 상기 2n-1번째 게이트 라인과 상기 2n번째 게이트 라인 중 다른 하나에 전기적으로 연결되고, 상기 어느 하나의 데이터 라인에 전기적으로 연결된다. 또한, 상기 화소는 상기 제1 서브화소와 상기 제2 서브화소 사이에 구비되고, 상기 제1 서브화소, 상기 제2 서브화소 및 상기 어느 하나의 데이터 라인에 전기적으로 연결된 연결라인을 포함한다.

상기 제1 서브화소는 제1 서브화소 전극 및 상기 제1 서브화소 전극, 상기 어느 하나의 게이트 라인 및 상기 어느 하나의 데이터 라인을 연결하는 제1 트랜지스터를 포함한다. 상기 제2 서브화소는 제2 서브화소 전극 및 상기 제2 서브화소 전극과 상기 다른 하나의 게이트 라인과 상기 어느 하나의 데이터 라인을 연결하는 제2 트랜지스터를 포함한다.

상기 제1 트랜지스터는 상기 제1 서브화소 전극과 상기 어느 하나의 데이터 라인을 연결하는 제1 소스 전극 및 상기 제1 소스 전극과 이격된 제1 드레인 전극을 포함하고, 상기 제2 트랜지스터의 상기 제2 서브화소 전극과 상기 어느 하나의 데이터 라인을 연결하는 제2 소스 전극 및 상기 제2 소스 전극과 이격된 제2 드레인 전극을 포함한다. 상기 연결라인은 상기 제1 소스 전극과 상기 제2 소스 전극을 연결한다.

상기 m번째 데이터 라인 및 상기 m+1번째 데이터 라인 각각은 프레임 단위로 기 설정된 기준 전압에 대하여 다른 극성을 갖는 데이터 전압을 수신할 수 있다. 현재 프레임에서 상기 m번째 데이터 라인에 인가되는 데이터 전압과 상기 m+1번째 데이터 라인에 인가되는 데이터 전압은 기 설정된 기준 전압에 대하여 서로 다른 극성을 가질 수 있다.

상기 제1 서브화소와 상기 연결라인이 평면상에서 이격된 거리는 상기 제2 서브 화소와 상기 연결라인이 평면상에서 이격된 거리보다 길다. 또한, 상기 m번째 데이터 라인과 상기 m+1번째 데이터 라인 중 상기 제1 서브화소에 인접한 데이터 라인과 상기 제1 서브화소의 이격된 거리는 상기 m번째 데이터 라인과 상기 m+1번째 데이터 라인 중 상기 제2 서브화소에 인접한 데이터 라인과 상기 제2 서브화소의 이격된 거리보다 길다.

이와 같은 표시장치에 따르면, 상기 데이터 라인이 단선되더라도 선불량이 발생하지 않고, 정상적인 이미지를 표시할 수 있다.

또한, 표시장치의 화소들과 데이터 라인의 배치와 무관하게 상기 화소들에 대한 상기 데이터 라인들에 인가된 전압의 영향이 감소한다. 다시 말해, 상기 화소들과 상기 데이터 라인들 사이에 형성되는 기생 커패시턴스를 균일하게 제어하고, 감소시켜 품질이 향상된 화질을 제공한다.

또한, 상기 어느 하나의 데이터 라인에 연결된 상기 연결라인은 상기 데이터 라인의 등가저항을 감소시킨다. 따라서, 동일한 선폭을 갖는 데이터 라인에 대비하여 상기 어느 하나의 데이터 라인의 등가저항은 낮다.

도 1은 본 발명의 일 실시예에 따른 표시장치의 블럭도이다.
도 2는 도 1에 도시된 표시패널을 도시한 도면이다.
도 3은 도 2의 일부를 도시한 도면이다.
도 4는 도 3의Ⅰ-Ⅰ'을 따라 절단하여 도시한 단면도이다.
도 5는 도 1의 제1 게이트 드라이버의 일 실시예에 따른 블럭도이다.
도 6은 도 1의 표시패널에 공급되는 신호들의 타이밍도이다.
도 7은 도 3의 일부를 간략화하여 도시한 도면이다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.

도 1에 도시된 것과 같이, 본 발명의 일 실시예에 따른 표시장치는 표시패널(DP), 타이밍 컨트롤러(100), 게이트 드라이버(200L, 200R), 및 데이터 드라이버(300)를 포함한다. 도 1에 도시되지 않았지만, 상기 표시장치는 상기 표시패널(DP)에 광을 공급하는 백라이트 유닛(미도시)을 더 포함할 수 있다.

상기 타이밍 컨트롤러(100)는 상기 표시장치의 외부로부터 영상신호(RGB) 및 제어신호(CS)를 수신한다. 상기 타이밍 컨트롤러(100)는 상기 데이터 드라이버(300)의 인터페이스 사양에 맞도록 상기 영상신호들(RGB)의 데이터 포맷을 변환하고, 변환된 영상신호들(R'G'B')을 상기 데이터 드라이버(300)로 제공한다. 또한, 상기 타이밍 컨트롤러(100)는 데이터 제어신호(DCS), 예를 들어, 출력개시신호, 수평개시신호, 및 극성반전신호 등을 상기 데이터 드라이버(300)로 제공한다.

상기 타이밍 컨트롤러(100)는 게이트 제어신호(GCS1, GCS2), 예를 들어, 제1 클럭 신호, 제2 클럭 신호, 개시신호, 게이트 오프전압 등을 상기 제1 게이트 드라이버(200L) 및 상기 제2 게이트 드라이버(200R) 각각에 제공한다. 여기서 상기 제1 클럭 신호는 하이구간과 로우구간이 반복된 신호이며, 상기 제2 클럭 신호는 상기 제1 클럭 신호의 위상이 반전된 신호일 수 있다. 또한, 상기 제2 게이트 드라이버(200R)에 인가되는 상기 제1 클럭 신호는 상기 제1 게이트 드라이버(200L)에 인가되는 상기 제1 클럭 신호보다 위상이 지연된 신호일 수 있다.

상기 제1 및 제2 게이트 드라이버(200L, 200R)는 상기 타이밍 컨트롤러(100)로부터 제공되는 상기 게이트 제어신호(GCS1, GCS2)에 각각 응답해서 게이트 신호를 출력한다.

상기 데이터 드라이버(300)는 상기 타이밍 컨트롤러(100)로부터 제공되는 상기 데이터 제어신호(DCS)에 응답해서 상기 영상신호들(R'G'B')을 데이터 전압들로 변환하여 출력한다. 상기 출력된 데이터 전압들은 상기 표시패널(DP)로 인가된다.

먼저, 도 1 내지 도 4를 참조하여 상기 표시패널(DP)에 대해 상세히 검토한다. 한편, 도 2 및 도 3은 후술하는 제2 기판(20)이 생략되어 도시되었다.

도 1 및 도 2에 도시된 것과 같이, 제1 방향(DR1)으로 연장된 복수 개의 제1 배선 및 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 상기 제1 배선들과 절연되게 연장된 복수 개의 제2 배선이 상기 제1 기판(10) 상에 구비된다. 본 실시예에서 상기 제1 배선들은 게이트 라인들(GL1~GL2n)로 설명되고, 상기 제2 배선들은 데이터 라인들(DL1~DLm)로 설명된다. 한편, 도 2에는 10개의 게이트 라인들(G1~GL10)과 7개의 데이터 라인들(DL1~DL7)이 예시적으로 도시되었다.

상기 제1 기판(10)은 도 2에 도시된 것과 같이, 영상을 표시하는 표시영역(AR)과 상기 표시영역(AR)의 적어도 일부에 인접한 비표시영역(NAR)을 포함한다. 상기 표시영역(AR) 상에는 복수 개의 화소들(PX)이 구비된다.

상기 화소들(PX) 각각은 상기 게이트 라인들 중 2n-1(n은 자연수)번째 게이트 라인과 2n번째 게이트 라인 사이에 배치된다. 또한, 상기 화소들(PX) 각각은 상기 데이터 라인들 중 m(m은 자연수)번째 데이터 라인과 m+1번째 데이터 라인 사이에 배치된다.

다시 말해, 상기 화소들(PX)은 홀수번째 게이트 라인과 짝수번째 게이트 라인 사이에 배치되되, 짝수번째 게이트 라인과 홀수번째 게이트 라인 사이에는 배치되는 않는다. 상기 화소들(PX)은 인접한 데이터 라인들(DL1~DLm) 사이에 배치된다.

상기 화소들(PX) 각각은 서로 이격되어 배치된 제1 서브화소(SPX1)와 제2 서브화소(SPX2)를 포함한다. 도 1에는 상기 제1 서브화소(SPX1) 및 상기 제2 서브화소(SPX2)가 갖는 등가회로를 도시하였다. 상기 제1 서브화소(SPX1) 및 상기 제2 서브화소(SPX2) 각각은 도 1에 도시된 서브화소(SPX)와 같이 트랜지스터(TR), 액정커패시터(Clc), 및 스토리지 커패시터(Cst)를 각각 포함한다.

또한, 상기 화소들(PX) 각각은 상기 제1 서브화소(SPX1)와 상기 제2 서브화소(SPX2) 사이에 구비된 연결라인(CL)을 포함한다. 상기 연결라인(CL)은 상기 제1 서브화소(SPX1) 및 상기 제2 서브화소(SPX2)에 전기적으로 연결되고, 상기 m번째 데이터 라인과 상기 m+1번째 데이터 라인 중 상기 제1 서브화소(SPX1)과 상기 제2 서브화소(SPX2)가 연결된 데이터 라인에 전기적으로 연결된다.

이하, 도 2 내지 도 4를 참조하여 상기 제1 서브화소(SPX1) 및 제2 서브화소(SPX2)에 대해 상세히 검토한다. 다만, 상기 제1 서브화소(SPX1)와 상기 제2 서브화소(SPX2)의 구조적 차이를 제외하고 상기 제1 서브화소(SPX1)를 기준으로 설명한다.

상기 제1 서브화소(SPX1)에 포함된 제1 트랜지스터는(TR1)는 상기 게이트 라인들(GL1~GL2n) 중 어느 하나에 연결되고, 상기 데이터 라인들(DL1~DLm) 중 어느 하나에 연결된다. 상기 제1 트랜지스터는(TR1)는 게이트 신호에 응답하여 데이터 신호를 출력한다.

상기 제1 트랜지스터는(TR1)는 상기 게이트 라인들(GL1~GL2n) 중 어느 하나로부터 분기된 게이트 전극(GE1)을 포함한다. 즉, 상기 게이트 전극(GE1)은 평면상에서 상기 게이트 라인들(GL1~GL2n) 중 어느 하나로부터 돌출된 형상이다.

상기 게이트 라인들(GL1~GL2n)과 동일한 층에 스토리지 라인(STL: 도 3 참조)이 구비된다. 상기 스토리지 라인(STL)은 데이터 전압과 다른 레벨의 전압을 수신한다. 상기 스토리지 라인(STL), 상기 제1 서브화소 전극(SPE1), 및 상기 스토리지 라인(STL)과 상기 제1 서브화소 전극(SPE1) 사이에 배치된 절연층은 상기 스토리지 커패시터(Cst: 도 1 참조)를 구성한다.

상기 제1 기판(10) 상에는 상기 게이트 라인들(GL1~GL2n) 및 상기 제1 게이트 전극(GE1)을 커버하는 게이트 절연막(11)이 구비된다.

상기 제1 트랜지스터는(TR1)는 상기 게이트 절연막(11)을 사이에 두고 상기 제1 게이트 전극(GE1) 상에 구비된 제1 활성층(AL1)을 포함한다. 평면상에서 상기 제1 활성층(AL1)은 상기 제1 게이트 전극(GE1)과 중첩한다.

상기 게이트 절연막(11) 상에는 상기 복수 개의 상기 데이터 라인들(DL1~DLm)이 구비된다. 상기 제1 트랜지스터는(TR1)는 상기 데이터 라인들(DL1~DLm) 중 어느 하나로부터 분기된 제1 소스 전극(SE1)을 포함한다. 상기 제1 소스 전극(SE1)은 평면상에서 상기 제1 게이트 전극(GE1) 및 상기 제1 활성층(AL1)과 적어도 일부가 중첩한다.

또한, 상기 제1 트랜지스터는(TR1)는 상기 제1 소스 전극(SE1)과 평면상에서 이격되어 배치된 제1 드레인 전극(DE1)을 포함한다. 상기 제1 드레인 전극(DE1)은 상기 제1 소스 전극(SE1)처럼 평면상에서 상기 제1 게이트 전극(GE1) 및 상기 제1 활성층(AL1)과 적어도 일부가 중첩한다.

상기 제1 기판(10) 상에는 상기 제1 드레인 전극(DE1)과 상기 제1 소스 전극(SE1), 및 상기 데이터 라인들(DL1~DLm)을 커버하는 보호막(12) 및 평탄화막(13)이 구비된다. 상기 보호막(12) 및 상기 평탄화막(13) 중 어느 하나는 생략될 수도 있다.

상기 평탄화막(13) 상에 상기 제1 서브화소 전극(SPE1)이 구비된다. 상기 제1 서브화소 전극(SPE1)은 상기 보호막(12) 및 상기 평탄화막(13)을 관통하는 컨택홀을 통해 상기 제1 드레인 전극(DE1)과 연결된다. 상기 제1 서브화소 전극(SPE1)은 상기 제1 드레인 전극(DE1)을 통해 상기 데이터 신호를 수신한다.

상기 제2 기판(20) 상에는 컬러필터(CF)가 구비된다. 상기 컬러필터(CF)는 상기 공통전극(CE) 상에 구비될 수 있다. 상기 제1 서브화소 전극(SPE1), 상기 공통전극(CE), 및 상기 제1 서브화소 전극(SPE1)과 상기 공통전극(CE) 사이에 배치된 액정층(30)은 상기 액정커패시터(Clc)를 구성한다. 상기 제1 서브화소(SPX1) 및 상기 제2 서브화소(SPX2)에 구비된 컬러필터(CF)의 컬러는 서로 다를 수 있다.

또한, 상기 제2 기판(20) 상에는 블랙 매트릭스(BM)가 구비된다. 상기 블랙 매트릭스(BM)는 상기 제1 기판(10)에 구비된 신호 라인들에 대응하게 구비된다.

본 실시예에서 상기 컬러필터(CF) 및 상기 블랙 매트릭스(BM)가 상기 제2 기판(20) 상에 구비된 것을 예로써 설명하였으나, 이에 한정되지 않고, 상기 컬러필터(CF) 및 상기 블랙 매트릭스(BM)는 상기 제1 기판(10) 상에 구비될 수도 있다.

도 2 및 도 3를 참조하여 상기 제1 서브화소(SPX1), 상기 제2 서브화소(SPX2), 상기 연결라인(CL), 상기 게이트 라인들(GL1~GL2n) 및 상기 데이터 라인들(DL1~DLm)의 연결관계를 좀더 상세히 검토한다.

상기 제1 서브화소(SPX1)는 상기 2n-1번째 게이트 라인과 상기 2n번째 게이트 라인 중 어느 하나에 전기적으로 연결되고, 상기 m번째 데이터 라인과 상기 m+1번째 데이터 라인 중 어느 하나에 전기적으로 연결된다. 여기서, "상기 제1 서브화소(SPX1)와 상기 게이트 라인이 연결된다는 것"은 상기 제1 게이트 전극(GE1)이 상기 게이트 라인이 연결된다는 것을 의미하며, 상기 제1 서브화소(SPX1)와 상기 데이터 라인이 연결된다는 것"은 상기 제1 소스 전극(SE1)이 상기 데이터 라인이 연결된다는 것을 의미한다.

상기 제2 서브화소(SPX2)는 상기 2n-1번째 게이트 라인과 상기 2n번째 게이트 라인 중 다른 하나에 전기적으로 연결되고, 상기 m번째 데이터 라인과 상기 m+1번째 데이터 라인 중 상기 어느 하나의 데이터 라인에 전기적으로 연결된다.

즉, 상기 제1 서브화소(SPX1)와 상기 제2 서브화소(SPX2)는 연속하는 2개의 게이트 라인들 중 서로 다른 게이트 라인에 연결되고, 연속하는 2개의 데이터 라인들 중 같은 데이터 라인에 연결된다.

상기 연결라인(CL)은 상기 어느 하나의 데이터 라인에 전기적으로 연결된다. 좀 더 구체적으로, 상기 연결라인(CL)은 상기 제1 소스 전극(SE1)과 상기 제2 소스 전극(SE2)을 연결한다. 결과적으로 상기 연결라인(CL)은 상기 제1 소스 전극(SE1)과 상기 제2 소스 전극(SE2)이 연결된 데이터 라인에 전기적으로 연결된다.

예컨대, 도 3를 참조하면, 일곱번째 데이터 라인(DL7)에 상기 제1 소스 전극(SE1)과 상기 제2 소스 전극(SE2)이 연결된다. 상기 제1 소스 전극(SE1)과 상기 제2 소스 전극(SE2)를 연결하는 상기 연결라인(CL)은 결과적으로 상기 일곱번째 데이터 라인(DL7)에 전기적으로 연결된다. 그에 따라, 상기 일곱번째 데이터 라인(DL7)이 상기 제1 서브화소 전극(SPE1)의 우측에서 단선되더라도, 상기 연결라인(CL)을 통해 단선된 지점 이하에 상기 데이터 전압이 전달된다. 따라서, 상기 표시장치는 상기 데이터 라인이 단선 되더라도 선불량이 발생하지 않고, 정상적인 이미지를 표시할 수 있다.

또한, 상기 데이터 라인(DL7)이 단선되지 않을 때, 상기 연결라인(CL)은 상기 데이터 라인(DL7)에 인가된 상기 데이터 전압의 이동경로로 동작한다. 상기 데이터 라인(DL7)으로부터 상기 제2 소스 전극(SE2)이 분기된 지점과 상기 제1 소스 전극(SE1)이 분기된 지점 사이의 등가저항은 상기 연결라인(CL)에 의해 낮아진다. 따라서, 상기 데이터 라인(DL7)의 선폭을 감소될 수 있고, 상기 표시장치의 개구율은 증가될 수 있다.

종속적으로 연결된 상기 제1 소스 전극(SE1), 상기 연결라인(CL), 및 상기 제2 소스 전극(SE2)은 상기 어느 하나의 데이터 라인과 함께 상기 제1 서브화소 전극(SPE1)을 에워싼다. 즉, 종속적으로 연결된 상기 제1 소스 전극(SE1), 상기 연결라인(CL), 및 상기 제2 소스 전극(SE2)은 상기 데이터 전압을 전달하는 하나의 폐 신호라인(closed signal line)을 이룬다.

상기 제1 소스 전극(SE1)과 상기 제2 소스 전극(SE2) 각각은 제1 방향으로 연장된 가지부(BP) 및 상기 가지부(BP)에 연결되고, 상기 드레인 전극(DE1, DE2)과 인접한 전극부(CP)를 포함한다. 상기 전극부(CP)는 상기 게이트 전극(GE1, GE2) 및 상기 활성층(AL1, AL2) 상에 배치되어 상기 드레인 전극(DE1, DE2)과 함께 실질적으로 채널을 형성하는 부분이다. 상기 가지부(BP)는 상기 전극부(CP)와 상기 어느 하나의 데이터 라인(도 7에서 일곱번째 데이터 라인(DL7))을 연결하는 부분이다.

상기 제1 소스 전극(SE1)의 상기 가지부(BP)와 상기 제2 소스 전극(SE2)의 상기 가지부(BP)는 평면상에서 상기 제1 서브화소 전극(SPE1)을 사이에 두고 마주한다. 상기 연결라인(CL)은 실질적으로 상기 제1 소스 전극(SE1)의 상기 전극부(CP)와 상기 상기 제2 소스 전극(SE2)의 상기 전극부(CP)를 연결한다.

그에 따라 상기 제1 서브화소 전극(SPE1)은 상기 어느 하나의 데이터 라인(도 7에서 일곱번째 데이터 라인(DL7)) 및 상기 연결라인(CL)에 의해 폐라인 형태로 닫힌다. 상기 제2 서브화소 전극(SPE2)은 상기 다른 하나의 데이터 라인(도 7에서 여섯번째 데이터 라인(DL6)) 및 상기 연결라인(CL)이 인접하게 배치되나, 폐라인 형태로 닫히지는 않는다.

도 2를 참조하여 화소행과 화소열에 따른 상기 화소(PX)와 상기 게이트 라인들(GL1~GL2n) 및 상기 데이터 라인들(DL1~DLm)의 연결관계를 설명한다.

상기 m번째 데이터 라인과 상기 m+1번째 데이터 라인 사이에 배치된 화소들은 각각 i번째 화소열로 정의된다. 여기서 상기 i는 m과 동일하다. 예컨대, 첫번째 데이터 라인(DL1)과 두번째 데이터 라인(DL2) 사이에 배치된 화소들(PX)은 각각 첫번째 화소열로 정의되고, 상기 두번째 데이터 라인(DL2)과 세번째 데이터 라인(DL3) 사이에 배치된 화소들(PX)은 각각 두번째 화소열로 정의되며, 상기 세번째 데이터 라인(DL3)과 네번째 데이터 라인(DL4) 사이에 배치된 화소들(PX)은 각각 세번째 화소열로 정의된다.

또한, 상기 2n-1번째 게이트 라인과 상기 2n번째 게이트 라인 사이에 배치된 화소들은 각각 j번째 화소행으로 정의된다. 여기서 상기 j와 n의 관계는 아래의 수학식에 의해 정의된다.

[수학식]

j=(2n-1)-(n-1)

예컨대, 첫번째 게이트 라인(GL1)과 두번째 게이트 라인(GL2) 사이에 배치된 화소들(PX)은 각각 첫번째 화소행으로 정의되고, 세번째 게이트 라인(GL3)과 네번째 게이트 라인(GL4) 사이에 배치된 화소들(PX)은 각각 두번째 화소행으로 정의된다.

어느 하나의 화소행 및 상기 i번째 화소열에 포함된 상기 제1 서브화소는 상기 2n번째 게이트 라인에 연결되고, 상기 어느 하나의 화소행 및 상기 i번째 화소열에 포함된 상기 제2 서브화소는 상기 2n-1번째 게이트 라인에 연결된다. 예컨대, 도 2에 도시된 것과 같이, 첫번째 화소행 및 첫번째 화소열에 포함된 상기 제1 서브화소(SPX1)는 상기 두번째 게이트 라인(GL2)에 연결되고, 상기 첫번째 화소행 및 상기 첫번째 화소열에 포함된 상기 제2 서브화소(SPX2)는 상기 첫번째 게이트 라인(GL1)에 연결된다.

또한, 상기 어느 하나의 화소행 및 상기 i+1번째 화소열에 포함된 상기 제1 서브화소는 상기 2n-1번째 게이트 라인에 연결되고, 상기 어느 하나의 화소행 및 상기 i+1번째 화소열에 포함된 상기 제2 서브화소는 상기 2n번째 게이트 라인에 연결된다. 예컨대, 도 2에 도시된 것과 같이, 상기 첫번째 화소행 및 두번째 화소열에 포함된 상기 제1 서브화소(SPX1)는 상기 첫번째 게이트 라인(GL1)에 연결되고, 상기 첫번째 화소행 및 상기 두번째 화소열에 포함된 상기 제2 서브화소(SPX2)는 상기 두번째 게이트 라인(GL2)에 연결된다.

또한, 상기 어느 하나의 화소행 및 상기 i+2번째 화소열에 포함된 상기 제1 서브화소는 상기 2n-1번째 게이트 라인에 연결되고, 상기 어느 하나의 화소행 및 상기 i+2번째 화소열에 포함된 상기 제2 서브화소는 상기 2n번째 게이트 라인에 연결된다. 예컨대, 도 2에 도시된 것과 같이, 상기 첫번째 화소행 및 세번째 화소열에 포함된 상기 제1 서브화소(SPX1)는 상기 첫번째 게이트 라인(GL1)에 연결되고, 상기 첫번째 화소행 및 상기 세번째 화소열에 포함된 상기 제2 서브화소(SPX2)는 상기 두번째 게이트 라인(GL2)에 연결된다.

이때, 상기 i번째 화소열에 포함된 상기 제1 서브화소 및 상기 i+1번째 화소열에 포함된 상기 제2 서브화소는 적색(R)의 컬러필터를 각각 포함할 수 있다. 상기 i번째 화소열에 포함된 상기 제2 서브화소 및 상기 i+2번째 화소열에 포함된 상기 제1 서브화소는 녹색(G)의 컬러필터를 각각 포함할 수 있다. 상기 i+1번째 화소열에 포함된 상기 제1 서브화소 및 상기 i+2번째 화소열에 포함된 상기 제2 서브화소는 청색(B)의 컬러필터를 각각 포함할 수 있다. 상기 제1 서브화소들 및 상기 제2 서브화소들은 동일한 화소행에 포함된다.

예컨대, 도 2에 도시된 것과 같이, 상기 첫번째 화소행 및 상기 첫번째 화소열에 포함된 상기 제1 서브화소(SPX1)와 상기 첫번째 화소행 상기 두번째 화소열에 포함된 상기 제2 서브화소(SPX2)는 적색(R)의 컬러필터를 각각 포함한다. 상기 첫번째 화소행 및 상기 첫번째 화소열에 포함된 상기 제2 서브화소(SPX2)와 상기 첫번째 화소행 및 상기 세번째 화소열에 포함된 상기 제1 서브화소(SPX1)는 녹색(G)의 컬러필터를 각각 포함한다. 상기 첫번째 화소행 및 상기 세번째 화소열에 포함된 상기 제1 서브화소(SPX1) 및 상기 첫번째 화소행 및 상기 세번째 화소열에 포함된 상기 제2 서브화소(SPX2)는 청색(B)의 컬러필터를 각각 포함한다.

다시 말해, 동일한 화소행에 포함된 연속하는 3개의 서브화소들은 적색, 녹색, 청색의 컬러필터를 각각 포함한다. 상기 컬러필터들은 상기 화소행에서 3개의 서브화소들 단위로 반복될 수 있다. 또한, 각 화소열들에 배치된 화소들은 동일한 컬러의 컬러필터들을 포함할 수 있다.

어느 하나의 화소열 및 상기 j번째 화소행에 포함된 상기 제1 서브화소 및 상기 제2 서브화소는 각각 상기 m번째 데이터 라인에 연결될 수 있고, 상기 어느 하나의 화소열 및 j+1번째 화소행에 포함된 상기 제1 서브화소 및 상기 제2 서브화소는 상기 m+1번째 데이터 라인에 각각 연결될 수 있다.

예컨대, 도 2에 도시된 것과 같이, 상기 첫번째 화소열 및 첫번째 화소행에 포함된 상기 제1 서브화소(SPX1)와 상기 제2 서브화소(SPX2)는 상기 첫번째 데이터 라인(DL1)에 각각 연결되고, 상기 첫번째 화소열 및 상기 두번째 화소행에 포함된 상기 제1 서브화소(SPX1)와 상기 제2 서브화소(SPX2)는 상기 두번째 데이터 라인(DL2)에 각각 연결된다.

다시 말해, 각 화소열 및 홀수번째 화소행에 상기 제1 서브화소 및 상기 제2 서브화소는 상기 m번째 데이터 라인에 각각 연결되고, 각 화소열 및 짝수번째 화소행에 상기 제1 서브화소 및 상기 제2 서브화소는 상기 m+1번째 데이터 라인에 각각 연결될 수 있다.

도 1, 도 2, 도 5 및 도 6을 참조하여 본 발명의 일 실시예에 따른 표시장치의 구동방법을 설명한다. 도 5는 도 1의 제1 게이트 드라이버의 일 실시예에 따른 블럭도이고, 도 6은 도 1의 표시패널에 공급되는 신호들의 타이밍도이다.

도 5를 참조하면, 상기 제1 게이트 드라이버(200L)는 회로부(DCP) 및 상기 회로부(DCP)에 인접하여 구비된 배선부(DLP)를 포함한다. 한편, 상기 제2 게이트 드라이버(200R)는 짝수번째 게이트 라인들(GL2~GL2n)에 상기 데이터 신호를 출력하는 것을 제외하고 상기 제1 게이트 드라이버(200L)와 구성이 동일하다.

상기 회로부(DCP)는 서로 종속적으로 연결된 제1 내지 제2n-1 스테이지들(SRC1~SRC2n-1)와 더미 스테이지(SRC2n+1)를 포함한다. 상기 제1 내지 제2n-1 스테이지들(SRC1~SRC2n-1)은 제2n-1 출력 단자(OUT1~OUT2n-1)로 게이트 신호들을 순차적으로 출력한다. 구체적으로, 상기 제1 내지 제2n-1 출력 단자들(OUT1~OUT2n-1)은 상기 게이트 라인들(GL1~GL2n) 중 홀수번째 게이트 라인들(GL1, GL3, ..., GL2n-1)에 연결되어 상기 홀수번째 게이트 라인들(GL1, GL3, ..., GL2n-1)에 상기 게이트 신호들을 제공한다.

상기 제1 내지 제2n-1 스테이지들(SRC1~SRC2n-1)와 더미 스테이지(SRC2n+1) 각각은 제1 클럭단자(CK1), 제2 클럭단자(CK2), 제1 입력단자(IN1), 제2 입력단자(IN2), 오프전압단자(V1), 리셋단자(RE), 캐리단자(CR), 및 출력단자(OUT)를 포함한다.

상기 제1 내지 제2n-1 스테이지들(SRC1~SRC2n-1)와 더미 스테이지(SRC2n+1) 중 홀수번째 스테이지들 각각의 상기 제1 클럭단자(CK1)와 상기 제2 클럭단자(CK2)에는 제1 클럭 신호(CKV)와 제2 클럭 신호(CKVB)가 각각 제공된다. 반면에, 상기 제1 내지 제2n-1 스테이지들(SRC1~SRC2n-1)와 더미 스테이지(SRC2n+1) 중 짝수번째 스테이지들 각각의 상기 제1 클럭단자(CK1)와 상기 제2 클럭단자(CK2)에는 제2 클럭 신호(CKVB)와 제1 클럭 신호(CKV)가 각각 제공된다.

상기 제1 내지 제2n-1 스테이지들(SRC1~SRC2n-1)와 상기 더미 스테이지(SRC2n+1) 각각의 제1 입력단자(IN1)에는 개시신호(STV) 또는 이전 스테이지의 게이트 신호가 입력된다. 상기 제1 내지 제2n-1 스테이지들(SRC1~SRC2n-1) 각각의 제2 입력단자(IN2)에는 다음 스테이지의 캐리신호가 입력된다. 상기 더미 스테이지(SRC2n+1)의 제2 입력단자(IN2)에는 다음 스테이지의 캐리신호 대신에 상기 개시신호(STV)가 제공된다.

상기 제1 내지 제2n-1 스테이지들(SRC1~SRC2n-1)와 상기 더미 스테이지(SRC2n+1) 각각의 상기 오프전압단자(V1)에는 게이트 오프전압(VSS)이 제공된다. 상기 제1 내지 제2n-1 스테이지들(SRC1~SRC2n-1) 각각의 리셋단자(RE)에는 상기 더미 스테이지(SRC2n+1)로부터 출력된 게이트 신호가 제공된다.

상기 제1 내지 제2n-1 스테이지들(SRC1~SRC2n-1) 중 홀수번째 스테이지들의 캐리단자(CR) 및 출력단자(OUT)에서는 상기 제1 클럭 신호(CKV)가 출력되고, 상기 제1 내지 제2n-1 스테이지들(SRC1~SRC2n-1) 중 상기 짝수번째 스테이지의 캐리단자(CR) 및 출력단자(OUT)에서는 상기 제2 클럭신호(CKVB)가 출력된다. 상기 짝수번째 스테이지의 캐리단자(CR)로부터 출력된 캐리신호는 이전 스테이지의 제2 입력단자(IN2)로 제공되고, 상기 제1 내지 제2n-1 스테이지들(SRC1~SRC2n-1)의 출력단자(OUT)로부터 각각 출력된 상기 게이트 신호는 다음 스테이지의 제1 입력단자(IN1)로 제공된다.

한편, 상기 배선부(DLP)는 상기 제1 내지 제5 신호 라인(SL1~SL5)을 포함한다. 상기 제1 내지 제4 신호 라인(SL1~SL4)은 상기 타이밍 컨트롤러(100)로부터 상기 게이트 오프전압(VSS), 상기 제1 클럭 신호(CKV), 상기 제2 클럭 신호(CKVB), 및 상기 개시신호(STV)를 각각 입력받아 상기 제1 내지 제2n+1 스테이지(SRC1, SRC3, ..., SRC2n-1, SRC2n+1)로 제공한다. 상기 제5 신호 라인(SL5)은 상기 제2n+1 스테이지로(SRC2n+1)부터 출력된 제2n+1 게이트 신호를 상기 제1 내지 제2n+1 스테이지(SRC1, SRC3, ..., SRC2n-1, SRC2n+1)의 리셋단자(RE)로 제공한다.

도 6에 도시된 것과 같이, 상기 게이트 신호들 및 상기 데이터 신호는 프레임 시간(FT) 단위로 반복되어 제공되는데, 도 6에는 두 프레임 시간의 신호 타이밍을 도시하였다.

상기 프레임 시간(FT)은 데이터 입력 시간(DT) 및 블랭크 시간(BT)을 포함한다. 상기 데이터 입력 시간(DT)은 상기 데이터 라인들(DL1~DLm)에 실질적으로 데이터 전압이 인가되는 시간이고, 상기 블랭크 시간(BT)은 상기 데이터 라인들(DL1~DLm)에 다음 프레임의 데이터 전압을 인가하기 위해 준비하는 시간이다.

상기 데이터 입력 시간(DT)에는 상기 데이터 라인들(DL1~DLm)로 데이터 전압이 공급되는데, 도 6에는 m번째 데이터 라인을 따라 공급되는 데이터 전압을 도시하였다. 상기 데이터 전압은 상기 m번째 데이터 라인에 1H 시간 단위로 순차적으로 인가된다.

상기 게이트 신호들 각각은 매 프레임마다 2H 시간의 하이 구간, 즉 게이트-온 신호를 갖고, 상기 게이트 신호들의 하이 구간은 1H 시간 단위로 순차적으로 발생된다. 따라서, 인접한 두 게이트 신호의 하이 구간은 1H 시간 동안 중첩된다.

상기 게이트 신호들 각각의 2H의 하이 구간 중 첫번째 1H 시간은 프리차지 구동을 위한 시간이며, 두번째 1H 시간은 실질적으로 데이터 전압이 입력되는 시간을 의미한다. 구체적으로, 상기 두번째 게이트 라인(GL2)에 인가되는 게이트 신호의 첫번째 2H 하이 구간 중 1H 시간은 상기 첫번째 게이트 라인(GL1)에 인가되는 게이트 신호의 두번째 1H 하이 구간과 중첩되는데, 이때 입력되는 데이터 전압은 실질적으로 상기 첫번째 게이트 라인(GL1)에 연결된 화소에 입력되고, 두번째 게이트 라인(GL2)에 연결된 화소는 다음 데이터 전압을 수신하기 위해 프리차지된다.

한편, 본 실시에에서 현재 게이트 라인에 게이트-온 신호가 인가될 때, 다음 게이트 라인에 미리 게이트-온 신호를 인가하는 프리차지 방식으로 구동되는 것을 설명하였으나, 이에 한정되는 것은 아니다. 또한, 도 2에서 상기 제1 및 제2 게이트 드라이버(200L, 200R)는 상기 표시패널(DP)에 실장되는 것으로 예로써 도시한 것으로, 이에 한정되는 것은 아니다. 또한, 도 2에 상기 데이터 드라이버(300)는 도시되지 않았으나, 상기 데이터 드라이버(300)는 각각이 구동칩을 실장한 복수 개의 테이프 캐리어 패키지들(Tape Carrier Package)을 통해 상기 표시패널(DP)에 연결될 수 있다.

상기 표시장치는 상기 m번째 데이터 라인 및 상기 m+1번째 데이터 라인 각각에 복수 개의 프레임들 중 프레임 시간(FT) 단위로 기 설정된 기준 전압에 대하여 다른 극성을 갖는 데이터 전압을 인가한다. 여기서 기 설정된 기준 전압은 상기 공통전극(CE)에 인가되는 그라운드 전압일 수 있다.

예컨대, 도 6에 도시된 m번째 데이터 라인을 따라 공급되는 데이터 전압은 현재 프레임에서 상기 기 설정된 기준 전압에 대하여 제1 극성을 가질 수 있다. 상기 데이터 전압의 극성은 플러스(+)이다. 또한, 상기 m번째 데이터 라인을 따라 공급되는 데이터 전압은 다음 프레임에서 기 설정된 기준 전압에 대하여 제2 극성을 가질 수 있다. 상기 제2 극성은 마이너스(-)이다.

상기 표시장치는 상기 프레임들 중 현재 프레임에서 프레임 시간(FT) 동안 상기 m번째 데이터 라인에 인가되는 데이터 전압과 상기 m+1번째 데이터 라인에 인가되는 데이터 전압은 기 설정된 기준 전압에 대하여 서로 다른 극성을 가질 수 있다. 즉, 상기 데이터 라인들(DL1~DLm)에는 컬럼 반전된 데이터 전압들이 입력된다.

예컨대, 도 2에 도시된 것과 같이, 상기 홀수번째 데이터 라인들(DL1, DL3, DL5, DL7)은 마이너스의 데이터 전압을 수신하고, 상기 짝수번째 데이터 라인들(DL2, DL4, DL6)은 플러스의 데이터 전압을 수신한다.

본 실시예에 따른 표시장치는 상기 데이터 라인들(DL1~DLm)이 컬럼 반전된 데이터 전압들을 수신하더라도 상기 서브화소들(SPX1, SPX2)에 대한 상기 데이터 전압의 영향이 감소한다. 다시 말해, 상기 서브화소들(SPX1, SPX2)과 상기 데이터 라인들 사이에 형성되는 기생 커패시턴스가 균일하게 제어된다.

도 7을 참조하여 좀 더 상세히 검토한다. 도 7은 도 3에 도시된 일부의 제1 서브화소(SPX1)와 제2 서브화소(SPX2)를 간략화하여 도시하였다. 상기 세번째 게이트 라인(GL3)과 상기 네번째 게이트 라인(GL4) 사이에 배치된 화소(PX) 중 여섯번째 데이터 라인(DL6)으로부터 데이터 전압을 수신하는 화소(PX)를 중심으로 설명한다.

상기 제1 서브화소 전극(SPE1) 및 상기 제2 서브화소 전극(SPE2)은 상기 여섯번째 데이터 라인(DL6)으로부터 플러스 극성의 데이터 전압을 수신한다. 이때, 다섯번째 데이터 라인(DL5)에 마이너스 극성의 데이터 전압이 인가된다.

상기 제1 서브화소 전극(SPE1)과 상기 여섯번째 데이터 라인(DL6) 사이에 제1 기생 커패시턴스(CC1)가 생성되고, 상기 제1 서브화소 전극(SPE1)과 상기 연결라인(CL: 도 4 참조) 사이에 제2 기생 커패시턴스(CC2)가 생성된다.

상기 제2 서브화소 전극(SPE2)과 상기 다섯번째 데이터 라인(DL5) 사이에 제3 기생 커패시턴스(CC3)가 생성되고, 상기 제2 서브화소 전극(SPE2)과 상기 연결라인 사이에 제4 기생 커패시턴스(CC4)가 생성된다.

상기 제1 서브화소(SPX1)에 발생하는 기생 커패시턴스의 총량은 상기 제1 서브화소 전극(SPE1)과 상기 여섯번째 데이터 라인(DL6) 및 상기 연결라인(CL) 사이의 거리에 무관하게 실질적으로 일정하다. 즉, 상기 표시패널(DP)에 구비된 복수 개의 제1 서브화소들(PX)은 균일한 기생 커패시턴스를 갖는다.

상기 제2 서브화소(SPX2)에 발생한 상기 제3 기생 커패시턴스(CC3)와 제4 기생 커패시턴스(CC4)은 실질적으로 상쇄된다. 따라서, 상기 제2 서브화소(SPX2)는 인가된 데이터 전압에 부합하는 계조를 표시할 수 있다.

상기 제1 서브화소들(SPX1)은 인가된 데이터 전압보다 다소 밝거나 어두운 계조를 표시한다. 상기 제1 서브화소(SPX1)에서 인가된 데이터 전압에 부합하는 계조를 표시하기 위해, 제1 서브화소(SPX1)와 상기 연결라인(CL)이 평면상에서 이격된 제2 거리(D2)는 상기 제2 서브화소(SPX2)와 상기 연결라인(CL)이 평면상에서 이격된 제3 거리(D3)보다 긴 것이 바람직하다.

또한, 상기 제1 서브화소(SPX1)에 인접한 데이터 라인과 상기 제1 서브화소(SPX1)의 이격된 제1 거리(D1)는 상기 제2 서브화소(SPX2)에 인접한 데이터 라인과 상기 제2 서브화소(SPX2)의 이격된 제4 거리(D4)보다 긴 것이 바람직하다. 이는 상기 제1 서브화소(SPX1)에 발생하는 기생 커패시턴스의 총량을 감소시키기 위함이다.

아래의 표 1은 상기 제1 내지 제4 거리들(D1, D2, D3, D4)에 따라 발생하는 상기 제1 서브화소(SPX1) 및 상기 제2 서브화소(SPX2)의 계조 차이값을 보여준다. 여기서 상기 계조 차이값이란 이미지의 목표한 계조레벨과 실질적으로 표시되는 이미지의 계조레벨의 차이이다.

	거리(㎛)	계조 차이값
제1 표시장치	D1 = 2.75 D4 = 2.75	SPX1 = 0.5 SPX2 = -0.5
제2 표시장치	D1 = 2.75 D2 = 2.75 D3 = 2.75 D4 = 2.75	SPX1 = 0.9 SPX2 = 0
제3 표시장치	D1 = 3 D2 = 3 D3 = 2.75 D4 = 2.75	SPX1 = 0.5 SPX2 = 0
제4 표시장치	D1 = 3.25 D2 = 3.25 D3 = 2.75 D4 = 2.75	SPX1 = 0.3 SPX2 = 0

상기 표 1에 따르면, 상기 연결라인(CL)을 구비하지 않은 제1 표시장치는 상기 제1 서브화소(SPX1)에서 목표한 계조레벨보다 0.5 계조 밝은 이미지를 표시하고, 상기 제2 서브화소(SPX2)에서 목표한 계조레벨보다 0.5 계조 어두운 이미지를 표시한다.

상기 제1 내지 제4 거리들(D1, D2, D3, D4)이 동일한 제2 표시장치는 상기 제2 서브화소(SPX2)에서 목표한 계조레벨을 표시하더라도 상기 제1 서브화소(SPX1)에서 목표한 계조레벨보다 0.9 계조 밝은 이미지를 표시한다.

그에 반하여 제3 및 제4 표시장치는 상기 제2 서브화소(SPX2)에서 목표한 계조레벨을 표시하고, 상기 제1 서브화소(SPX1)에서 상기 제1 표시장치의 제1 서브화소(SPX1)보다 같거나 작은 상기 계조 차이값이 갖는다. 상기 제1 및 제2 거리(D1, D2)가 멀수록 상기 제1 서브화소(SPX1)는 목표한 계조레벨을 표시한다. 그에 따라 상기 표시패널(DP)에서 표시하는 이미지의 화질이 향상된다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

10: 제1 기판 20: 제2 기판
30: 액정층 100: 타이밍 컨트롤러
200L, 200R: 게이트 드라이버 300: 데이터 드라이버
DP: 표시패널 SPX1, SPX2: 서브화소
SPE1, SPE2: 서브화소 전극

Claims

제1 방향으로 연장된 복수 개의 게이트 라인들;
상기 게이트 라인들과 절연되고, 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수 개의 데이터 라인들; 및
상기 게이트 라인들 중 2n-1(n은 자연수)번째 게이트 라인과 2n번째 게이트 라인 사이에 배치되고, 상기 데이터 라인들 중 m(m은 자연수)번째 데이터 라인과 m+1번째 데이터 라인 사이에 배치된 화소를 포함하고,
상기 화소는,
상기 2n-1번째 게이트 라인과 상기 2n번째 게이트 라인 중 어느 하나 및 상기 m번째 데이터 라인과 상기 m+1번째 데이터 라인 중 어느 하나에 전기적으로 연결된 제1 서브화소;
상기 2n-1번째 게이트 라인과 상기 2n번째 게이트 라인 중 다른 하나 및 상기 어느 하나의 데이터 라인에 전기적으로 연결된 제2 서브화소; 및
상기 제1 서브화소와 상기 제2 서브화소 사이에 구비되고, 상기 제1 서브화소, 상기 제2 서브화소 및 상기 어느 하나의 데이터 라인에 전기적으로 연결된 연결라인을 포함하고,
상기 제1 서브화소와 상기 연결라인이 평면상에서 이격된 거리는 상기 제2 서브 화소와 상기 연결라인이 평면상에서 이격된 거리보다 길고,
상기 m번째 데이터 라인과 상기 m+1번째 데이터 라인 중 상기 제1 서브화소에 인접한 데이터 라인과 상기 제1 서브화소의 이격된 거리는 상기 m번째 데이터 라인과 상기 m+1번째 데이터 라인 중 상기 제2 서브화소에 인접한 데이터 라인과 상기 제2 서브화소의 이격된 거리보다 긴 표시장치.
제1 항에 있어서,
상기 제1 서브화소는,
제1 서브화소 전극; 및
상기 제1 서브화소 전극, 상기 어느 하나의 게이트 라인 및 상기 어느 하나의 데이터 라인을 연결하는 제1 트랜지스터를 포함하는 것을 특징으로 하는 표시장치.
제2 항에 있어서,
상기 제2 서브화소는,
제2 서브화소 전극; 및
상기 제2 서브화소 전극과 상기 다른 하나의 게이트 라인과 상기 어느 하나의 데이터 라인을 연결하는 제2 트랜지스터를 포함하는 것을 특징으로 하는 표시장치.
제3 항에 있어서,
상기 제1 서브화소 및 상기 제2 서브화소 각각은,
상기 제1 서브화소 전극 및 상기 제2 서브화소 전극 각각에 마주하는 공통전극; 및
상기 제1 서브화소 전극과 상기 공통전극 사이 및 상기 제2 서브화소 전극과 상기 공통전극 사이에 각각 개재된 액정층을 더 포함하는 것을 특징으로 하는 표시장치.
제3 항에 있어서,
상기 제1 트랜지스터는 상기 제1 서브화소 전극과 상기 어느 하나의 데이터 라인을 연결하는 제1 소스 전극 및 상기 제1 소스 전극과 이격된 제1 드레인 전극을 포함하고,
상기 제2 트랜지스터의 상기 제2 서브화소 전극과 상기 어느 하나의 데이터 라인을 연결하는 제2 소스 전극 및 상기 제2 소스 전극과 이격된 제2 드레인 전극을 포함하는 것을 특징으로 하는 표시장치.
제5 항에 있어서,
상기 연결라인은 상기 제1 소스 전극과 상기 제2 소스 전극을 연결하는 것을 특징으로 하는 표시장치.
제6 항에 있어서,
상기 제1 소스 전극은 제1 방향으로 연장된 제1 가지부 및 상기 제1 가지부에 연결되고, 상기 제1 드레인 전극과 인접한 제1 전극부를 포함하고,
상기 제2 소스 전극은 제1 방향으로 연장된 제2 가지부 및 상기 제2 가지부에 연결되고, 상기 제2 드레인 전극과 인접한 제2 전극부를 포함하며,
상기 연결라인은 상기 제1 전극부와 상기 제2 전극부를 연결하는 것을 특징으로 하는 표시장치.
제7 항에 있어서,
상기 제1 가지부와 상기 제2 가지부는 평면상에서 상기 제1 서브화소 전극을 사이에 두고 마주하는 것을 특징으로 하는 표시장치.
제1 항에 있어서,
상기 m번째 데이터 라인과 상기 m+1번째 데이터 라인 사이에 배치된 화소들은 i번째 화소열로 정의되고,
상기 m+1번째 데이터 라인과 m+2번째 데이터 라인 사이에 배치된 화소들은 i+1번째 화소열로 정의되며,
상기 m+2번째 데이터 라인과 m+3번째 데이터 라인 사이에 배치된 화소들은 i+2번째 화소열로 정의되고,
상기 m은 1 및 4의 배수인 자연수이고, 상기 i는 m과 동일한 자연수인 것을 특징으로 하는 표시장치.
제9 항에 있어서,
상기 2n-1번째 게이트 라인과 상기 2n번째 게이트 라인 사이에 배치된 화소들은 j번째 화소행으로 각각 정의되고,
상기 j는 아래의 수학식에 의해 정의되는 것을 특징으로 하는 표시장치.
[수학식]
j=(2n-1)-(n-1)
제10 항에 있어서,
상기 j번째 화소행 및 상기 i번째 화소열에 포함된 상기 제1 서브화소는 상기 2n번째 게이트 라인에 연결되고, 상기 j번째 화소행 및 상기 i번째 화소열에 포함된 상기 제2 서브화소는 상기 2n-1번째 게이트 라인에 연결되며,
상기 j번째 화소행 및 상기 i+1번째 화소열에 포함된 상기 제1 서브화소는 상기 2n-1번째 게이트 라인에 연결되고, 상기 j번째 화소행 및 상기 i+1번째 화소열에 포함된 상기 제2 서브화소는 상기 2n번째 게이트 라인에 연결되며,
상기 j번째 화소행 및 상기 i+2번째 화소열에 포함된 상기 제1 서브화소는 상기 2n-1번째 게이트 라인에 연결되고, 상기 j번째 화소행 및 상기 i+2번째 화소열에 포함된 상기 제2 서브화소는 상기 2n번째 게이트 라인에 연결되는 것을 특징으로 하는 표시장치.
제11 항에 있어서,
상기 j번째 화소행 및 상기 i번째 화소열에 포함된 상기 제1 서브화소와 상기 j번째 화소행 및 상기 i+1번째 화소열에 포함된 상기 제2 서브화소는 적색의 컬러필터를 각각 포함하고,
상기 j번째 화소행 및 상기 i번째 화소열에 포함된 상기 제2 서브화소과 상기 j번째 화소행 및 상기 i+2번째 화소열에 포함된 상기 제1 서브화소는 녹색의 컬러필터를 각각 포함하며,
상기 j번째 화소행 및 상기 i+1번째 화소열에 포함된 상기 제1 서브화소과 상기 j번째 화소행 및 상기 i+2번째 화소열에 포함된 상기 제2 서브화소는 청색의 컬러필터를 각각 포함하는 것을 특징으로 하는 표시장치.
제10 항에 있어서,
상기 i번째 화소열 및 상기 j번째 화소행에 포함된 상기 제1 서브화소와 상기 제2 서브화소는 각각 상기 m번째 데이터 라인에 연결되며,
상기 i번째 화소열 및 j+1번째 화소행에 포함된 상기 제1 서브화소 및 상기 제2 서브화소는 상기 m+1번째 데이터 라인에 각각 연결된 것을 특징으로 하는 표시장치.
제1 항에 있어서,
상기 m번째 데이터 라인 및 상기 m+1번째 데이터 라인 각각은, 복수 개의 프레임들 중 프레임 단위로 기 설정된 기준 전압에 대하여 다른 극성을 갖는 데이터 전압이 인가되는 것을 특징으로 하는 표시장치.
제14 항에 있어서,
상기 프레임들 중 현재 프레임에서 상기 m번째 데이터 라인에 인가되는 데이터 전압과 상기 m+1번째 데이터 라인에 인가되는 데이터 전압은 기 설정된 기준 전압에 대하여 서로 다른 극성을 갖는 것을 특징으로 하는 표시장치.
제1 항에 있어서,
상기 2n-1번째 게이트 라인에 게이트 신호를 출력하는 제1 게이트 드라이버;
상기 2n번째 게이트 라인에 게이트 신호를 출력하는 제2 게이트 드라이버;
상기 m번째 데이터 라인 및 상기 m+1번째 데이터 라인 각각에 상기 데이터 전압을 인가하는 데이터 드라이버; 및
상기 제1 및 제2 게이트 드라이버에 게이트 제어신호를 출력하고, 상기 데이터 드라이버에 영상신호 및 데이터 제어신호를 출력하는 타이밍 컨트롤러를 더 포함하는 것을 특징으로 하는 표시장치.
제16 항에 있어서,
상기 제1 게이트 드라이버는 상기 2n-1번째 게이트 라인에 게이트 신호를 출력하는 적어도 하나의 스테이지 회로를 포함하고,
상기 제2 게이트 드라이버는 상기 2n번째 게이트 라인에 게이트 신호를 출력하는 적어도 하나의 스테이지 회로를 포함하는 것을 특징으로 하는 표시장치.
삭제
기판 상에 구비되고, 제1 방향으로 연장된 복수 개의 게이트 라인들;
상기 기판 상에 구비되고, 상기 게이트 라인들과 절연되며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 복수 개의 데이터 라인들;
상기 게이트 라인들 중 n(n은 홀수인 자연수)번째 게이트 라인과 n+1번째 게이트 라인 사이에 배치되고, 상기 데이터 라인들 중 m(m은 자연수)번째 데이터 라인과 m+1 데이터 라인 사이에 배치되며, 상기 m번째 데이터 라인과 상기 m+1 데이터 라인 중 어느 하나에 전기적으로 연결된 제1 서브화소 전극;
상기 n번째 게이트 라인과 상기 n+1번째 게이트 라인 사이에 배치되고, 상기 m번째 데이터 라인과 상기 m+1번째 데이터 라인 사이에 배치되며, 상기 제1 서브화소 전극으로부터 상기 제1 방향으로 이격되고, 상기 어느 하나의 데이터 라인에 전기적으로 연결된 제2 서브화소 전극;
상기 게이트 라인들 중 n+2번째 게이트 라인과 n+3번째 게이트 라인 사이에 배치되고, 상기 m번째 데이터 라인과 상기 m+1번째 데이터 라인 사이에 배치되며, 상기 제1 서브화소 전극으로부터 상기 제2 방향으로 이격되고, 상기 m번째 데이터 라인과 상기 m+1번째 데이터 라인 중 다른 하나의 데이터 라인에 전기적으로 연결된 제3 서브화소 전극; 및
상기 어느 하나의 데이터 라인에 양단이 연결되고, 상기 제1 서브화소 전극과 상기 제2 서브화소 전극 사이 및 상기 제1 서브화소 전극과 상기 제3 서브화소 전극 사이에 배치되어, 상기 어느 하나의 데이터 라인과 함께 상기 제1 서브화소 전극을 에워싸는 폐 신호라인을 포함하는 표시장치.