CN103548143A - 碳化硅半导体器件及其制造方法 - Google Patents

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增田健良
和田圭司
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Abstract

漂移层（3）具有电流流动所贯穿的厚度方向且具有第一导电类型的杂质浓度（N1d）。体区（4）被提供在漂移层（3）的一部分上，具有借助栅电极（93）开关的沟道（41），具有第一导电类型杂质的浓度（N1b）以及第二导电类型杂质的浓度（N2b），所述浓度（N2b）高于浓度（N1b）。JFET区（7）相邻体区（4），所述JFET区（7）在漂移层（3）上，具有第一导电类型杂质的浓度N1j以及第二导电类型杂质的浓度N2j，所述浓度（N2j）高于浓度（N1j）。满足不等式N1j-N2j>N1d且N2j<N2b。

Description

碳化硅半导体器件及其制造方法
技术领域
本发明涉及一种碳化硅半导体器件以及制造该碳化硅半导体器件的方法。
背景技术
近年来，已经验证了使用碳化硅制造垂直型MOSFET（金属氧化物半导体场效应晶体管）的方法。
根据日本专利公布No.2009-158788（专利文献1）中公开的一种方法，首先制备由具有第一导电类型的半导体制成的衬底。在该衬底上，引入材料气体和第一导电类型的掺杂剂气体，以借助气相反应在该衬底上外延生长缓冲层。在缓冲层上，引入材料气体和第一导电类型的掺杂剂气体，以借助气相反应在缓冲层上外延生长漂移层。在漂移层的表面中，注入第二导电类型的杂质离子以形成体区。在体区中，注入第一导电类型的杂质离子以形成源区。
同时，根据日本专利公布No.2011-023757（专利文献2）中公开的一种方法，沉积p型层，并且随后使用掩膜使p型层经受n型杂质的选择性离子注入，由此使p型层改变以具有作为n型区的部分。因此，n型区形成在p型阱层之间。
引证文献列表
PTL 1：日本专利公布No.2009-158788
PTL 2：日本专利公布No.2011-023757
发明内容
技术问题
根据日本专利公布No.2009-158788中公开的方法，从p型体区延伸的耗尽层使在MOSFET中的漂移层中流动的电流的路径变窄，这与JFET（结型场效应晶体管）的原理相同。这使得难以充分降低MOSFET的导通电阻。
同时，根据日本专利公布No.2011-023757中公开的方法，具有由于离子注入而使其导电类型从p型转变成n型的部分构成漂移层的正侧表面。该部分包括：为碳化硅提供p型的杂质（也称为“p型杂质”）；以及为碳化硅提供n型的具有掺杂浓度高于p型杂质的掺杂浓度的杂质（也称为“n型杂质”）。在这种情况下，彼此抵消的p型杂质和n型杂质不能有助于提供导电类型，反而会增大碳化硅中的总杂质浓度。换言之，碳化硅中的杂质浓度变得不必要地高，结果是碳化硅中流动的载流子更频繁地被杂质散射。这使得难以充分降低MOSFET的导通电阻。
已经提出本发明以解决这种问题，并且本发明的目的是提供一种允许降低导通电阻的碳化硅半导体器件，以及制造这种碳化硅半导体器件的方法。
问题的解决手段
本发明中的碳化硅半导体器件具有用于开关电流的栅电极，并且包括漂移层、体区和JFET区。漂移层具有电流流动所贯穿的厚度方向且具有第一导电类型的杂质浓度N1d。体区被设置在漂移层的一部分上，具有通过栅电极开关的沟道，具有第一导电类型的杂质浓度N1b，并且具有大于杂质浓度N1b的第二导电类型的杂质浓度N2b。JFET区被与体区相邻地设置在漂移层上，具有第一导电类型的杂质浓度N1j，并且具有小于杂质浓度N1j的第二导电类型的杂质浓度N2j。满足N1j-N2j>N1d且N2j<N2b。
根据本发明的碳化硅半导体器件，满足N1j-N2j>N1d。换言之，JFET区中的实质杂质浓度变得高于漂移层中的杂质浓度。以这种方式，限制耗尽层在JFET区中扩展，由此在JFET区中确保更宽的电流路径。
而且，满足N2j<N2b。具体地，使对于提供JFET区中的实质导电类型没有贡献的第二导电类型的杂质浓度N2j小。以这种方式，在JFET区中流动的载流子较不频繁地被杂质散射，由此在JFET区中获得小电阻率。
如上所述，根据本发明的碳化硅半导体器件，JFET区中的电流路径宽并且JFET区的电阻率小。因此，JFET区的电阻变小。这致使碳化硅半导体器件的小导通电阻。
在碳化硅半导体器件中，可以满足N1j-N2j<N2b-N1b。因此，体区中的实质杂质浓度变高。因此，限制耗尽层在体区中扩展，由此提高断路击穿电压。
在碳化硅半导体器件中，可以满足N1j=N1b。因此，JFET区中的第一导电类型的杂质浓度变得等于体区中的第一导电类型的杂质浓度。因此，在制造碳化硅半导体器件时，使用具有第一导电类型的杂质浓度N1j的外延层的部分来形成JFET区。而且，在该层的其他部分中，可以注入第二导电类型的杂质离子，以形成体区。因此，可以在不使用离子注入的情况下形成JFET区，由此避免由于JFET区中的离子注入而产生的晶体缺陷。因此，可以使导通电阻更小。
在碳化硅半导体器件中，可以满足N1d=N1b。以这种方式，使体区中的第一导电类型的杂质浓度等于漂移层中的第一导电类型的杂质浓度。因此，可以防止体区中的第一导电类型的杂质浓度大于漂移层中的第一导电类型的杂质浓度。换言之，可以避免对于提供体区中的实质导电类型没有贡献的第一导电类型的杂质浓度的增大。因此，限制体区中流动的载流子被杂质散射，由此在碳化硅半导体器件中获得更小的导通电阻。
制造本发明的碳化硅半导体器件的方法是制造具有用于开关电流的栅电极的碳化硅半导体器件的方法。该方法包括以下步骤。
漂移层被形成为具有电流流动所贯穿的厚度方向且具有第一导电类型的杂质浓度N1d。体区被形成在漂移层的一部分上。体区具有通过栅电极开关的沟道，具有第一导电类型的杂质浓度N1b，并且具有大于杂质浓度N1b的第二导电类型的杂质浓度N2b。JFET区被相邻体区地形成在漂移层上，JFET区具有第一导电类型的杂质浓度N1j，并且具有小于杂质浓度N1j的第二导电类型的杂质浓度N2j。满足N1j-N2j>N1d且N2j<N2b。
根据制造本发明中的碳化硅半导体器件的方法，满足N1j-N2j>N1d。换言之，JFET区中的实质杂质浓度变得高于漂移层中的杂质浓度。以这种方式，限制耗尽层在JFET区中扩展，由此在JFET区中获得用于电流流动的较宽路径。
而且，满足N2j<N2b。换言之，使对于提供JFET区中的实质导电类型没有贡献的第二导电类型的杂质浓度N2j小。以这种方式，限制JFET区中流动的载流子被杂质散射，由此在JFET区中获得小电阻率。
如上所述，根据制造本发明中的碳化硅半导体器件的方法，JFET区中的电流路径宽并且JFET区的电阻率小。这致使碳化硅半导体器件的小导通电阻。
在制造碳化硅半导体器件的方法中，当形成JFET区时，可以在漂移层上生长第一导电类型的外延层。因此，可以在不使用离子注入的情况下形成JFET区，由此避免由于JFET区中的离子注入而产生晶体缺陷。以这种方式，可以使导通电阻更小。
在制造碳化硅半导体器件的方法中，当形成JFET区时，可以将第一导电类型的杂质离子注入漂移层中。以这种方式，在漂移层中，可以通过局部注入杂质离子来选择被提供有第一导电类型的高杂质浓度的部分。因此，可以避免在体区的位置中第一导电类型的杂质浓度增大。换言之，可以避免未有助于在体区中提供实质导电类型的第一导电类型的杂质浓度增大。因此，限制体区中流动的载流子被杂质散射，由此获得碳化硅半导体器件中更小的导通电阻。
发明的有益效果
如从以上描述清楚的，根据本发明，可以降低碳化硅半导体器件的导通电阻。
附图说明
图1是示意性示出作为本申请的发明的第一实施例中的碳化硅半导体器件的MOSFET的构造的截面图。
图2是示意性示出制造图1的MOSFET的方法的流程图。
图3是示意性示出制造图1的MOSFET的方法中的第一步骤的截面图。
图4是示意性示出制造图1的MOSFET的方法中的第二步骤的截面图。
图5是示意性示出制造图1的MOSFET的方法中的第三步骤的截面图。
图6是示意性示出作为本申请的发明的第二实施例中的碳化硅半导体器件的MOSFET的构造的截面图。
图7是示意性示出制造图6的MOSFET的方法的流程图。
图8是示意性示出制造图6的MOSFET的方法中的第一步骤的截面图。
图9是示意性示出制造图6的MOSFET的方法中的第二步骤的截面图。
图10是示意性示出制造图6的MOSFET的方法中的第三步骤的截面图。
具体实施方式
以下参考附图说明本发明的实施例。应当注意在下述附图中，相同或相应的部分由相同的附图标记指定且不再重复描述。
（第一实施例）
如图1中所示，特别地，本实施例的碳化硅半导体器件是适用于功率半导体器件的MOSFET 101。更具体地，MOSFET 101是垂直型DiMOSFET（双注入MOSFET）。MOSFET 101包括碳化硅衬底1、缓冲层2、漂移层3、一对体区4、n+区5、p+区6、JFET区7、栅极氧化物膜91（栅极绝缘膜）、源极接触电极92、栅电极93、层间绝缘膜94、源极布线95以及漏电极96。
漂移层3被提供在碳化硅衬底1的顶表面上，且缓冲层2***其间，并且漂移层3具有电流流动所贯穿的厚度方向（图1中的垂直方向）。而且，漂移层3具有n型（第一导电类型）杂质浓度N1d。应当注意漂移层3具有基本上为零的p型（第二导电类型）杂质浓度。因此，可忽略p型杂质浓度。因此，杂质浓度N1d是漂移层3的实质杂质浓度。杂质浓度N1d例如不小于1×1014cm-3且不大于1×1017cm-3。
缓冲层2具有与漂移层3相同的导电类型，即具有n型导电性。碳化硅衬底1具有与漂移层3相同的导电类型，即具有n型导电性。一种示例性的n型杂质是N（氮）。漂移层3具有小于缓冲层2的n型杂质浓度。
该一对体区4被提供在漂移层3的一部分上且彼此隔离。体区4的每一个都具有将通过栅电极93开关的沟道41。沟道41的长度，即沟道长度例如不小于0.1μm且不大于1μm。
体区4的每一个都具有n型杂质浓度N1b，并且具有大于杂质浓度N1b的p型杂质浓度N2b。换言之，满足N1b<N2b。因此，体区4具有p型导电性。体区4例如具有不小于5×1016cm-3且不大于2×1018cm-3的实质杂质浓度N2b-N1b，以用作p型半导体。一种示例性的p型杂质是铝（Al）或硼（B）。体区4例如具有不小于0.5μm且不大于1μm的厚度。
n+区5的每一个都具有不同于体区4的导电类型，即具有n型导电性。而且，n+区5被设置在体区4上并由体区4围绕。n+区5例如具有作为n型杂质的磷（P）。
p+区6的每一个都具有与体区4相同的导电类型，即具有p型导电性。而且，p+区6被设置在体区4上并由体区4围绕，并且与n+区5相邻。p+区6具有大于体区4的p型杂质浓度。
JFET区7被设置在漂移层3上且与体区4相邻。JFET区7例如具有不小于1μm且不大于5μm的宽度尺寸（图1的横向上的尺寸）。
而且，JFET区7具有n型杂质浓度N1j，以及小于N1j的p型杂质浓度N2j。换言之，满足N1j>N2j。因此，JFET区7具有n型导电类型。JFET区7例如具有不小于1×1014cm-3且不大于5×1017cm-3的实质杂质浓度N1j-N2j，以用作n型半导体。
而且，JFET区7被掺杂以满足N1j-N2j>N1d。即，用作n型半导体的JFET区的实质杂质浓度N1j-N2j大于用作n型半导体的漂移层3的实质杂质浓度N1d。
而且，JFET区7被掺杂以满足N2j<N2b。具体地，用作n型半导体的JFET区7中的p型杂质浓度小于用作p型半导体的体区4中的p型杂质浓度。
而且，JFET区7由外延生长为具有n型杂质浓度N1j和p型杂质浓度N2j的n型外延层形成。在该n型外延层中，注入p型杂质离子以将其导电类型转变为p型，由此形成体区4。因此，体区4的n型杂质浓度N1b等于JFET区的n型杂质浓度N1j。换言之，满足N1j=N1b。假设当厚度方向上的浓度分布曲线的变化大时，在同一深度执行JFET区7的n型杂质浓度与体区4的n型杂质浓度之间的比较。而且，在确定是否满足N1j=N1b时，考虑到制造偏差和测量误差，在N1j和N1b之间的差是5%或更小时，假设它们彼此相等。
而且，优选地，JFET区7具有基本上为零的p型杂质浓度N2j。在这种情况下，上述关系表达式N1j-N2j>N1d被简化为N1j>N1d。即，漂移层3和JFET区7中的每一个都基本上仅具有n型杂质，并且JFET区7的n型杂质浓度大于漂移层3的n型杂质浓度。
而且，优选满足N1j-N2j<N2b-N1b。换言之，用作p型半导体的体区4的实质掺杂浓度大于用作n型半导体的JFET区的实质掺杂浓度。
栅极氧化物膜91被形成为从一个n+区5的顶表面上方的部分延伸至另一n+区5的顶表面上方的部分。栅极氧化物膜例如由二氧化硅（SiO2）形成。
栅电极93被构造为开关电流，并且被设置在栅极氧化物膜91上。栅电极93由导体制成。例如，栅电极93由具有向其添加杂质的多晶硅、诸如Al的金属或合金制成。
源极接触电极92的每一个都从该一对n+区5的每一个上方的部分沿远离栅极氧化物膜91的方向延伸到达p+区6上方的部分。源极接触电极92由能与n+区5欧姆接触的材料制成。优选地，源极接触电极92由诸如硅化镍（NixSiy）的硅化物制成。
层间绝缘膜94覆盖栅电极93。层间绝缘膜94例如由二氧化硅（SiO2）形成。
源极布线95具有设置在层间绝缘膜94上的部分以及设置在源极接触电极92上的部分。源极布线95优选由金属或合金制成。
漏电极96被设置在碳化硅衬底1的背侧表面。漏电极96由能与碳化硅衬底1欧姆接触的材料制成。优选地，漏电极96由诸如硅化镍（NixSiy）的硅化物制成。
以下说明制造MOSFET 101的方法。
如图3中所示，首先制备碳化硅衬底1（图2：步骤S110）。碳化硅衬底1优选具有单晶结构。
随后，在碳化硅衬底1的顶表面上执行外延生长（图2：步骤S120-S140）。
具体地，首先在碳化硅衬底1的顶表面上外延生长缓冲层2（步骤S120）。随后，在缓冲层2上外延形成漂移层3（步骤S130）。
随后，在漂移层3上生长n型外延层70（步骤S140）。外延层70被形成为具有分别与JFET区7的n型杂质浓度N1j和p型杂质浓度N2j相同的n型和p型杂质浓度。应当注意，如上所述，N2j优选地基本上为零。
外延层70包括用作JFET区7的部分。换言之，通过形成外延层70来形成JFET区7。
随后，如图4中所示，在外延层70中执行离子注入（图2：步骤S150和160）。具体地，形成体区4的每一个（步骤S150）。而且，形成n+区5和p+区6，即形成接触区（步骤S160）。
通过在n型外延层70中以大于外延层70的n型杂质浓度的杂质浓度注入p型杂质离子来形成体区4。因此，体区4具有与外延层70的n型杂质浓度基本上相同的n型杂质浓度N1b，并且具有大于N1b的p型杂质浓度N2b。
通过将p型杂质离子进一步注入体区4中来形成p+区6。通过将n型杂质离子注入体区4中来形成n+区5。
例如使用由二氧化硅（SiO2）制成的掩膜来执行上述离子注入的每一个。应当注意可以任意顺序执行步骤S150和S160。
随后，执行活化退火以激活注入的杂质（图2：步骤S170）。例如，在氩（Ar）气氛下，在1700℃的退火温度下执行活化退火30分钟的退火时间。
随后，如图5中所示，形成栅极氧化物膜91（图2：步骤S180）。栅极氧化物膜91例如通过在氧气氛中将碳化硅热氧化而形成。例如，在1300℃的退火温度下执行60分钟的退火时间。
随后，如图1中所示，形成栅电极93、源极接触电极92以及漏电极96（图2：步骤S190）。具体地，执行以下步骤。
首先借助膜形成和图案化来形成栅电极93。一种示例性的用于膜形成的可用方法是CVD（化学气相沉积）方法。随后，例如使用CVD方法，沉积层间绝缘膜94以覆盖栅电极93。随后，为了确保其中将形成源极接触电极92的区域，移除层间绝缘膜94和栅极氧化物膜91的一部分。随后，形成源极接触电极92和漏电极96。为了其形成，例如，使用沉积方法形成镍（Ni）膜且随后将其硅化。随后，例如使用沉积方法形成源极布线95。
借助上述过程完成MOSFET 101。
根据本实施例，满足N1j-N2j>N1d。具体地，作为JFET区7的实质杂质浓度的N1j-N2j大于作为漂移层3的实质杂质浓度的N1d。换言之，增大JFET区7的实质杂质浓度。以这种方式，限制耗尽层71（图1）在JFET区7中扩展，由此在厚度方向上在JFET区7中用于确保电流流动的较宽路径。具体地，耗尽层71的扩展在JFET区7的宽度方向上（图1中的横向）可以被限制为50%或更小。
而且，满足N2j<N2b。具体地，对于提供JFET区7中的导电类型基本上没有贡献的p型杂质浓度N2j小于体区4的p型杂质浓度N2b。以这种方式，与满足p型杂质浓度之间的关系表达式，即N2j=N2b的情况相比，可以避免由于对于提供导电类型基本上没有贡献的杂质而使得JFET区7的杂质浓度大。因此，通过限制JFET区7的总杂质浓度N1j+N2j，可以限制载流子被杂质散射，由此获得JFET区7的小电阻率。
如上所述，JFET区7中用于电流流动的路径变宽，并且JFET区7的电阻率变小，由此获得JFET区7的小电阻。因此，可以使MOSFET101的导通电阻小。
而且，满足N1j-N2j<N2b-N1b。因此，体区4的实质杂质浓度变得高于JFET区7的实质杂质浓度。因此，限制耗尽层71从JFET区7和体区4之间的pn结朝n+区5的每一个扩展。因此，耗尽层71不太可能到达n+区5，由此提高MOSFET 101的断路击穿电压。
而且，满足N1j=N1b。即，JFET区7的n型杂质浓度基本上等于体区4的n型杂质浓度。因此，在制造MOSFET 101时，使用具有n型杂质浓度N1j（=N1b）的外延层的部分形成JFET区7。而且，在该层的其他部分中，可以注入p型杂质离子以形成体区4。因此，可以在不使用离子注入的情况下形成JFET区7，由此避免由于JFET区7的离子注入而产生的晶体缺陷。因此，JFET区7的电阻率变小，由此获得MOSFET 101的更小的导通电阻。
（第二实施例）
如图6中所示，替代MOSFET 101的体区4、n+区5以及p+区6（图1），本实施例的MOSFET 102包括体区4v、n+区5v以及p+区6v。而且，体区4v的每一个都具有n型杂质浓度N1b，其不同于第一实施例之处在于不满足N1b=N1j，而是满足N1b=N1d。具体地，体区4v的n型杂质浓度基本上等于漂移层3的n型杂质浓度。应当注意当漂移层3中的浓度分布曲线的变化大时，漂移层3面对体区4v的部分的浓度被认为是参考浓度。
除上述构造之外，本实施例的构造基本上与第一实施例的构造相同。因此，相同或相应的元件被给予相同附图标记并且不再重复描述。
以下说明制造MOSFET 102的方法。
首先执行步骤S110和S120（图7）。这些步骤与第一实施例的步骤相同（图2）。
随后，如图8中所示，形成漂移层3（图7：步骤S230）。在步骤S230中，与步骤S130（图2：第一实施例）不同，漂移层3形成为具有比最终的MOSFET 102（图6）的漂移层3的厚度大厚度DT的厚度。厚度DT对应于体区4v的厚度（图6）。
随后，如图9中所示，借助离子注入，将n型杂质加入漂移层3中，由此形成JFET区7v（图7：步骤S240）。
而且，如图10中所示，借助离子注入，将p型杂质加入漂移层3中，由此形成体区4v（图7：步骤S250）。在步骤S250中，注入的离子量可以小于步骤S150中的注入离子量（图2：第一实施例）。注入的离子量之间的差几乎对应于N1j-N1d。
随后，以与第一实施例（图2）相同的方式执行步骤S160-S190（图7），由此完成MOSFET 102（图6）。
根据本实施例，通过将p型杂质加入漂移层3中来形成体区4v的每一个，由此体区4v的n型杂质浓度N1b与漂移层3的n型杂质浓度N1d基本上彼此相等。换言之，满足N1b=N1d。因此，可以避免体区4v的n型杂质浓度大于漂移层3的n型杂质浓度。换言之，可以避免对于为其提供实质导电类型没有贡献的n型杂质浓度在p型体区4v中增大。因此，限制体区4v中流动的载流子被杂质散射，由此获得MOSFET102的更小的导通电阻。
在第一和第二实施例中，已经说明了第一导电类型对应于n型且第二导电类型对应于p型。但是，因为第一和第二导电类型可以是彼此不同的导电类型，因此第一导电类型可以对应于p型且第二导电类型可以对应于n型。但是，在第一导电类型对应于n型且第二导电类型对应于p型的情况下，沟道电阻可以小于第一导电类型对应于p型且第二导电类型对应于n型的情况。
而且，栅极绝缘膜不限于氧化物膜。因此，半导体器件可以是除MOSFET之外的MISFET（金属绝缘体半导体场效应晶体管）。而且，半导体器件不限于MISFET，并且例如可以是IGBT（绝缘栅双极晶体管）。
而且，在制造碳化硅半导体器件的方法中执行多次离子注入步骤的情况下，可以按任意顺序执行该多个步骤。
而且，例如可使用SIMS（次级离子质谱法）测量各个杂质浓度。
本文公开的实施例在任何方面都是说明性而非限制性的。本发明的范围由权利要求项定义，而不是由上述实施例定义，并且旨在包括处于等效于权利要求项的范围和含义内的任何变型。
附图标记列表
1：碳化硅衬底；2：缓冲层；3：漂移层；4,4v：体区；5,5v：n+区；6,6v：p+区；7,7v：JFET区；41：沟道；70：外延层；71：耗尽层；91：栅极氧化物膜（栅极绝缘膜）；92：源极接触电极；93：栅电极；94：层间绝缘膜；95：源极布线；96：漏电极；101,102：MOSFET（碳化硅半导体器件）。
权利要求书(按照条约第19条的修改)
1.一种具有用于开关电流的栅电极（93）的碳化硅半导体器件（101），包括：
漂移层（3），所述漂移层（3）具有所述电流流动所贯穿的厚度方向且具有第一导电类型的杂质浓度N1d；
体区（4），所述体区（4）被设置在所述漂移层的一部分上，具有通过所述栅电极开关的沟道（41），具有所述第一导电类型的杂质浓度N1b，并且具有大于所述杂质浓度N1b的第二导电类型的杂质浓度N2b；以及
JFET区（7），所述JFET区（7）与所述体区相邻地设置在所述漂移层上，具有所述第一导电类型的杂质浓度N1j，并且具有小于所述杂质浓度N1j的所述第二导电类型的杂质浓度N2j，满足N1j-N2j>N1d且N2j<N2b，
满足N1j=N1b。
2.根据权利要求1所述的碳化硅半导体器件，其中，满足N1j-N2j<N2b-N1b。
3.一种具有用于开关电流的栅电极（93）的碳化硅半导体器件（101），包括：
漂移层（3），所述漂移层（3）具有所述电流流动所贯穿的厚度方向且具有第一导电类型的杂质浓度N1d；
体区（4），所述体区（4）被设置在所述漂移层的一部分上，具有通过所述栅电极开关的沟道（41），具有所述第一导电类型的杂质浓度N1b，并且具有大于所述杂质浓度N1b的第二导电类型的杂质浓度N2b；以及
JFET区（7），所述JFET区（7）与所述体区相邻地设置在所述漂移层上，具有所述第一导电类型的杂质浓度N1j，并且具有小于所述杂质浓度N1j的所述第二导电类型的杂质浓度N2j，满足N1j-N2j>N1d且N2j<N2b，
满足N1d=N1b。
4.根据权利要求3所述的碳化硅半导体器件，其中，满足N1j-N2j<N2b-N1b。
5.一种制造具有用于开关电流的栅电极（93）的碳化硅半导体器件（101）的方法，包括以下步骤：
形成漂移层（3），所述漂移层（3）具有所述电流流动所贯穿的厚度方向且具有第一导电类型的杂质浓度N1d；
在所述漂移层的一部分上形成体区（4），所述体区具有通过所述栅电极开关的沟道（41），具有所述第一导电类型的杂质浓度N1b，并且具有大于所述杂质浓度N1b的第二导电类型的杂质浓度N2b；以及
在所述漂移层上与所述体区相邻地形成JFET区（7），所述JFET区具有等于所述N1b的所述第一导电类型的杂质浓度N1j，并且具有小于所述杂质浓度N1j的所述第二导电类型的杂质浓度N2j，满足N1j-N2j>N1d且N2j<N2b。
6.根据权利要求5所述的制造碳化硅半导体器件的方法，其中，形成所述JFET区的步骤包括在所述漂移层上生长所述第一导电类型的外延层（70）的步骤。
7.一种制造具有用于开关电流的栅电极（93）的碳化硅半导体器件（101）的方法，包括以下步骤：
形成漂移层（3），所述漂移层（3）具有所述电流流动所贯穿的厚度方向且具有第一导电类型的杂质浓度N1d；
在所述漂移层的一部分上形成体区（4），所述体区具有通过所述栅电极开关的沟道（41），具有等于所述N1d的所述第一导电类型的杂质浓度N1b，并且具有大于所述杂质浓度N1b的第二导电类型的杂质浓度N2b；以及
在所述漂移层上与所述体区相邻地形成JFET区（7），所述JFET区具有所述第一导电类型的杂质浓度N1j，并且具有小于所述杂质浓度N1j的所述第二导电类型的杂质浓度N2j，满足N1j-N2j>N1d且N2j<N2b。
8.根据权利要求7所述的制造碳化硅半导体器件的方法，其中，形成所述JFET区的步骤包括将所述第一导电类型的杂质离子注入到所述漂移层中的步骤。

Claims (7)

1.一种具有用于开关电流的栅电极（93）的碳化硅半导体器件（101），包括：
漂移层（3），所述漂移层（3）具有所述电流流动所贯穿的厚度方向且具有第一导电类型的杂质浓度N1d；
体区（4），所述体区（4）被设置在所述漂移层的一部分上，具有通过所述栅电极开关的沟道（41），具有所述第一导电类型的杂质浓度N1b，并且具有大于所述杂质浓度N1b的第二导电类型的杂质浓度N2b；以及
JFET区（7），所述JFET区（7）与所述体区相邻地设置在所述漂移层上，具有所述第一导电类型的杂质浓度N1j，并且具有小于所述杂质浓度N1j的所述第二导电类型的杂质浓度N2j，满足N1j-N2j>N1d且N2j<N2b。
2.根据权利要求1所述的碳化硅半导体器件，其中，满足N1j-N2j<N2b-N1b。
3.根据权利要求1或2所述的碳化硅半导体器件，其中，满足N1j=N1b。
4.根据权利要求1或2所述的碳化硅半导体器件，其中，满足N1d=N1b。
5.一种制造具有用于开关电流的栅电极（93）的碳化硅半导体器件（101）的方法，包括以下步骤：
形成漂移层（3），所述漂移层（3）具有所述电流流动所贯穿的厚度方向且具有第一导电类型的杂质浓度N1d；
在所述漂移层的一部分上形成体区（4），所述体区具有通过所述栅电极开关的沟道（41），具有所述第一导电类型的杂质浓度N1b，并且具有大于所述杂质浓度N1b的第二导电类型的杂质浓度N2b；以及
在所述漂移层上与所述体区相邻地形成JFET区（7），所述JFET区具有所述第一导电类型的杂质浓度N1j，并且具有小于所述杂质浓度N1j的所述第二导电类型的杂质浓度N2j，满足N1j-N2j>N1d且N2j<N2b。
6.根据权利要求5所述的制造碳化硅半导体器件的方法，其中，形成所述JFET区的步骤包括在所述漂移层上生长所述第一导电类型的外延层（70）的步骤。
7.根据权利要求5所述的制造碳化硅半导体器件的方法，其中，形成所述JFET区的步骤包括将所述第一导电类型的杂质离子注入到所述漂移层中的步骤。
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