CN103488605A - 多处理器并行通讯的总线架构 - Google Patents

Abstract

本发明涉及多处理器并行通讯的总线架构，包括与CPU插件通讯的通讯总线，通讯总线包括M条串行通道，每个CPU插件设有至少M个通讯接口，每个CPU插件的各通讯接口与各串行通道一一对应连接；采用全交换串行总线，该总线实质是多收发节点串行总线结构，用于多处理器之间数据交换，这样既解决了任意槽位处理器之间相互通讯的问题，同时也提高了处理器之间的通讯效率，满足实时性要求较高的多任务、多CPU并行处理应用；技术上具有较好的延续性和向前兼容性，可以节约后续的研发投资，仅需局部更改CPU和背板，其它各种类型的IO插件无需改动，这样可以使投资效益最大化。

Description

多处理器并行通讯的总线架构

技术领域

本发明涉及一种多处理器并行通讯的总线架构。

背景技术

控制保护平台是直流输电工程换流站二次侧的核心设备，是直流输电控制保护***的神经中枢。在高压直流输电工程中，控制保护平台应用于站控、极控、阀组控制、交直流保护等诸多场合。总结其共性特点，都是多处理器的并行处理应用，即在一个机箱内根据应用的复杂程度，配置若干CPU，每个CPU与相应的***I/O插件组合，最终形成多个具有特定功能的处理集合。但在传统的设计中，一个机箱内所有的CPU和***插件均插在（共享）一块并行总线背板之上，这样，机箱内任何一个CPU需要使用总线资源（如访问其附属的***插件或访问其它CPU数据）时，就会排它性地占用背板总线，CPU之间的通讯不但需要共享内存板卡，而且也有总线冲突情况，其它CPU插件与总线访问关联的任务必将受到影响。

发明内容

本发明的目的是提供一种多处理器并行通讯的总线架构，以解决现有多处理器并行处理应用中各CPU之间的通讯问题。

为实现上述目的，本发明的多处理器并行通讯的总线架构技术方案如下：

包括与CPU插件通讯的通讯总线，通讯总线包括M条串行通道，每个CPU插件设有至少M个通讯接口，每个CPU插件的各通讯接口与各串行通道一一对应连接，M为大于等于2的自然数。

所述每个CPU插件的其中一个通讯接口为发送接口，其他通讯接口为接收接口；各CPU插件的发送接口与各串行通道一一对应。

所述CPU插件通过通讯接口设置各接收通道的优先等级。

本发明的多处理器并行通讯的总线架构，采用全双工交换串行总线，该总线实质是多收发节点串行总线结构，用于多处理器之间数据交换，这样既解决了任意槽位处理器之间相互通讯的问题，同时也提高了处理器之间的通讯效率，满足实时性要求较高的多任务、多CPU并行处理应用；技术上具有较好的延续性和向前兼容性，可以节约后续的研发投资，仅需局部更改CPU和背板，其它各种类型的IO插件无需改动，这样可以使投资效益最大化。

附图说明

图1是多收发节点串行总线技术原理示意图；

图2是实施例一的结构示意图；

图3是实施例二的结构示意图。

具体实施方式

一、实施例一

串行总线：随着并行总线速率的提高，线间串扰的问题便越发突出。近年来，伴随高速串行通讯技术的发展，由早期的RS485的最高10M，到现在LVDS的接近2G，串行通讯速率有了非常大的提升，串行通讯总线也因势而生。

本多处理器并行通讯的总线架构的串行总线采用多收发节点串行总线技术,可以实现1发多收，最高速率可达到500Mbps。在此结构中，多个收发器都可以连接到同一条总线上，如图1所示，可以通过控制收发方向控制收发状态，因此允许双向半双工通讯。

多处理器并行通讯的总线架构，通讯总线包括M条串行通道，每个CPU插件设有至少M个通讯接口，每个CPU插件的各通讯接口与各串行通道一一对应连接，M为大于等于2的自然数。每个CPU插件的其中一个通讯接口为发送接口，其他通讯接口为接收接口；各CPU插件的发送接口与各串行通道一一对应，M、N均为大于等于2的自然数。对应的通讯总线是指每个CPU插件独占一条通讯总线发送信息，接收通道对应的通讯线连接到要接收CPU插件所独占的通讯总线上接收信息。

如图2所示，有4块CPU，且M=4，N=3，在整个21槽背板上，有21条串行通道即串行通讯总线。每个槽位的CPU都可以将自己的发送通道连接到相应的串行通道上。如第1槽位的CPU将发送通道连接到第1条串行通道，第17槽位的CPU将发送通道连接到第17条串行通道。对于接收通道，每一个槽位的CPU都可以接收到除自身槽位号外的其它串行通道。如第一槽位的CPU可以接收到第2-21条串行通道，第17槽位的CPU可以接收1-16条和18-21条串行通道。由于每一个槽位的CPU独占一条发送通道，所以对于此背板上的多收发节点串行总线属于“全双工”通讯方式。这样更加提高了数据的实时性。这是一种简化的全交换连接模式，在任何槽位上的CPU都可以实时发送数据，并不受总线仲裁的影响，直接将数据发送到目的CPU上。

对CPU插件而言，每一个CPU上有21个串行总线的收发器，根据槽位信息，该CPU设置相应号码的收发器为发送模式。另外根据接收需要，设置其它相应号码的收发器为接收模式。如1槽CPU要同时和3槽、7槽、13槽CPU通讯，3槽CPU也要和1号、7号、13号CPU通讯。那么对于1槽位的CPU来说。设置1号槽位的CPU的1号收发器为发送模式；同时设置3、7、13号收发器为接收模式。同理对3槽CPU，设置3号收发器为发送模式，1号、7号、13号收发器为接收模式（接收1槽、7槽和13槽的CPU的信息）。同理7槽CPU和13槽CPU也有类似的设置。

关于CPU内部的优先级问题：上图2所示的1槽CPU，同时接收3、7、13槽位CPU的数据。默认情况下3、7、13槽的数据具有同等优先级，对1槽CPU而言，就是先入先出原则。若有特殊需要也可以设置优先级，若1槽CPU同时受到3、7槽位的CPU数据，并且7槽优先级最高，那么7槽CPU的数据将被优先传送。

二、实施例二

如图3所示，为了进一步减轻总线竞争，在图2所示的多处理器并行通讯的总线架构设置多条串行总线的基础上，还设置有并行总线，该并行总线为并行设置的N段子母线，每段子母线上连接有至少一个CPU插件。

将传统共享的并行总线进行分段（分为3段），每一段内都是一套完整功能的并行总线背板结构，从整体机箱的角度形成分段型的多总线架构。

在高压直流输电***的应用中，一个机箱内小于等于3个CPU的情况最为常见。那么若将一条高速并行总线分成3段并列的总线，将满足绝大部分的应用需要，当然也可以增加备用子母线，以备更多处理器时使用。物理上来讲，将原并行总线进行分段成多个子母线，则每段子母线在传输数据、原理方面与原并行总线均相同，即N段中的每一段都是一套完整功能的并行总线结构，从整体机箱的角度形成分段型的多总线架构。

提供多条并行总线（即提供更多的可用资源），将一个机箱范围内的单一公共总线竞争，转化为分段内的总线竞争。由于分段内的CPU数量减少，分段内总线的负荷情况得到改善；且分段间相互独立、互不影响，从而在总体上，相比较于传统单一并行总线结构，分段型多总线使总线资源的竞争瓶颈显著弱化。

分段型多总线结构为一个机箱内直流输电应用功能的配置优化提供了更合理的选择。如：可以将与现场层设备、运行监控层设备的通信任务处理集合（通常由一个处理器插件，两个现场总线通讯插件，两个以太网插件组成）配置到一个总线分段中。该应用通信数据量较大，而且由一个CPU统一处理。这样可以使得通信任务的处理不会因总线竞争而受其它CPU的影响，同时也不对其它CPU中的任务造成影响。

总线分段后，多CPU竞争总线的情况显著缓解，在小于等于3个CPU的情况下，消除了总线竞争情况，且在背板总线端子上，设计了一种全交换串行总线，很好的解决了多个CPU之间的通讯问题。

本多处理器并行通讯的总线架构具有以下优势：

1）VXS、VPX技术虽然相对解决了并行背板的竞争瓶颈，提高了多CPU访问的吞吐率，但是实现成本很高，不适用于类似直流输电工程这样的批量工业应用。

2）很好的解决了标准并行背板总线结构下的平台多CPU访问之间的吞吐率瓶颈。既解决了总线争用，又解决了多CPU之间的快速通讯问题。满足实时性要求较高的多任务、多CPU并行处理应用。

3）技术上具有较好的延续性和向前兼容性，可以节约后续的研发投资，仅需局部更改CPU和背板，其它各种类型的IO插件无需改动。这样可以使投资效益最大化。

4）减少了共享内存板卡，也对降低成本有所贡献。

最后所应说明的是：以上实施例仅用以说明而非限定本发明的技术方案，尽管参照上述实施例对本发明进行了详细说明，本领域的普通技术人员应当理解；依然可以对本发明进行修改或者等同替换，而不脱离本发明的精神和范围的任何修改或局部替换，其均应涵盖在本发明的权利要求范围当中。

Claims (3)

1.多处理器并行通讯的总线架构，其特征在于：包括与CPU插件通讯的通讯总线，通讯总线包括M条串行通道，每个CPU插件设有至少M个通讯接口，每个CPU插件的各通讯接口与各串行通道一一对应连接，M为大于等于2的自然数。

2.根据权利要求1所述的多处理器并行通讯的总线架构，其特征在于：所述每个CPU插件的其中一个通讯接口为发送接口，其他通讯接口为接收接口；各CPU插件的发送接口与各串行通道一一对应。

3.根据权利要求1或2所述的多处理器并行通讯的总线架构，其特征在于：所述CPU插件通过通讯接口设置各接收通道的优先等级。

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