CN101192208A - 一种基于8位处理器的双总线电路 - Google Patents
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Abstract
一种基于8位处理器的双总线电路。它是在8位处理器***中加入一条高速***总线,使***变成双总线结构。低速***总线连接低速设备,高速***总线连接高速设备,两条总线通过选择以后连接***存储单元。高速***总线是一个带有总线仲裁器和DMA控制器的共享式总线,可以实现多个主控制器对多个从设备的分时复用访问。该类型的电路扩展了8位处理器***的数据传输能力,可以广泛应用于手持式设备的电路***中。
Description
所属技术领域
本发明主要应用于8位处理器***,尤其是那些对***中数据传输要求很高的电路。
背景技术
目前,公知的8位处理器***主要由处理器、存储单元和各种外部设备组成。所有的数据操作都是通过一条内部***总线来完成的,一般该***总线为低速数据总线,只能达到低速设备的数据传输要求。所以该类型的***电路只能应用在一些功能较为单一的工业控制、数据采集等领域。但是,随着电路复杂性的增加,尤其是随着一些消费类电子电路功能的增加,***中必须加入一些高速设备。***中高速设备的出现对于数据传输速度的要求非常高,现有8位处理器的低速***总线已经不能满足要求。另外,低速***总线属于点对多点的总线类型,总线上8位处理器是主控制器,存储单元和其他外设是从设备单元,而一些高速设备都能作为主控制器使用,现有的低速***总线不能实现多个主控制器对多个从设备单元的并行访问功能。
发明内容
为了在8位处理器***中使用高速设备,并达到数据传输速度的要求,本发明提供了一种双总线结构的电路,该电路不仅可以满足高速设备的数据传输要求,还可以实现***中多个主控制器的并行访问功能。
本发明解决其技术问题所采用的技术方案是:
在原有的低速***总线的基础上另外增加一个高速总线,该高速总线是一个带有总线仲裁器和DMA控制器的共享式总线,所有的高速设备的数据传输接口都与该高速总线相连,命令控制接口则与低速总线相连,所有低速设备仍旧与低速***总线通过接口电路相连,而内部存储单元既可以与低速总线相连又可以与高速总线相连,并可以通过处理器来控制连接方式。这样当需要实现高速设备间的数据传输时,可以通过8位处理器启动高速总线上的DMA操作实现,而当需要实现高速设备和内部存储单元之间的数据传输时,则可以先将内部存储单元接口切换到高速总线,然后再启动高速总线的DMA数据传输,从而实现高速设备与存储单元之间的高速数据传输。
本发明的有益效果是,可以实现***中高速设备之间的高速数据传输,并且在高速设备数据传输的同时,处理器仍旧可以访问低速设备,提高了***的灵活性。另外,由于共享式总线的加入,多个主控制器可以轮流访问各个从设备,而不需要软件的调度,极大地提高了***中并行传输高速数据的能力。
附图说明
图1是本发明的***结构图。
具体实施方式
下面结合附图和实施实例对本发明进一步说明。
图1是本发明的***结构图。
图中1.8位处理器,2.控制软件,3.输入输出接口电路,4.低速设备,5.低速***总线,6.高速***总线,7.DMA控制器,8.2号高速设备,9.总线选择电路,10.存储单元,11.1号高速设备,12.总线仲裁器,13.***控制通道,14.3号高速设备。
在图1中,整个电路***存在两条***总线。一条为低速***总线(5),8位处理器(1)可以通过该低速***总线(5)和输入输出接口电路(3)访问低速设备(4)。当存储单元(10)的总线选择电路(9)被控制软件(2)通过***控制通道(13)设置为选择低速***总线(5)时,8位处理器(1)还可以访问存储单元(10)。***中另外一条是带有总线仲裁器(12)和DMA控制器(7)的高速***总线(6),8位处理器(1)可以通过***控制通道(13)启动DMA控制器(7)工作,从而实现1号高速设备(11)和2号高速设备(8)之间的高速数据传输。
另外,如果1号高速设备(11)是个主控制设备,那么它可以与DMA控制器(7)通过总线仲裁器(12)竞争总线,当获得总线访问权的时候1号设备就可以通过高速***总线(6)上的寻址直接访问2号高速设备(8)或者3号高速设备(14),这样就实现了两个主控制器对两个从设备的共享式访问。由于总线仲裁器(12)的存在,多个高速设备间的数据访问可以有序的进行,不需要控制软件(2)的调度,提高了***的可靠性。
Claims (3)
1.一种基于8位处理器的双总线电路,可以实现多个高速设备之间的高速数据传输,其特征是:电路***中存在两条***总线,一条低速***总线和一条高速***总线,低速设备与低速***总线相连,高速设备与高速***总线相连,***存储单元通过总线选择电路与低速***总线和高速***总线都相连。
2.根据权利要求1所述的基于8位处理器的双总线电路,其特征是:高速***总线是一个带有总线仲裁器和DMA控制器的共享式总线,它可以实现多个主控制器对多个从设备的访问功能。
3.根据权利要求1所述的基于8位处理器的双总线电路,其特征是高速***总线的数据传输不影响低速***总线的数据传输,高速***总线数据传输的同时,8位处理器仍旧可以通过低速***总线访问低速设备。
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CNA2006100980062A CN101192208A (zh) | 2006-11-24 | 2006-11-24 | 一种基于8位处理器的双总线电路 |
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CNA2006100980062A Pending CN101192208A (zh) | 2006-11-24 | 2006-11-24 | 一种基于8位处理器的双总线电路 |
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Publication number | Priority date | Publication date | Assignee | Title |
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CN110781130A (zh) * | 2019-10-16 | 2020-02-11 | 广东高云半导体科技股份有限公司 | 一种片上*** |
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2006
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WD01 | Invention patent application deemed withdrawn after publication |