CN103474432A - 一种阵列基板及其制备方法和显示装置 - Google Patents

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Abstract

本发明提供了一种阵列基板及其制备方法和显示装置，用以减小不同像素单元之间公共电极层的电压差异，同时增大像素的开口率。阵列基板包括：衬底基板、在所述衬底基板上交叉布置的栅线、数据线以及由所述栅线和数据线划分出的呈矩阵排列的像素单元，所述像素单元内设置有薄膜晶体管、像素电极和公共电极层，所述薄膜晶体管包括栅极、第一绝缘层、源极、漏极和有源层，所述阵列基板还包括：设置在像素单元的非显示区域的具有导电性能的黑矩阵，所述黑矩阵与所述公共电极层电连接；以及，用于将所述黑矩阵以及公共电极层与所述薄膜晶体管绝缘的第二绝缘层，所述第二绝缘层的覆盖区域与所述黑矩阵和所述公共电极层的覆盖区域重叠。

Description

一种阵列基板及其制备方法和显示装置
技术领域
本发明涉及液晶显示技术领域，尤其涉及一种阵列基板及其制备方法和显示装置。
背景技术
薄膜晶体管液晶显示器（Thin Film Transistor Liquid Crystal Display，TFT-LCD）具有体积小、功耗低、无辐射等特点，近年来得到了迅速地发展，在当前的平板显示器市场中占据了主导地位。TFT-LCD在各种大中小尺寸的产品上得到了广泛的应用，几乎涵盖了当今信息社会的主要电子产品，如液晶电视、高清晰度数字电视、电脑、手机、车载显示、投影显示、摄像机、数码相机、电子手表、计算器、电子仪器、仪表、公共显示和虚幻显示等。
TFT-LCD由液晶显示面板、驱动电路以及背光模组组成，液晶显示面板是TFT-LCD的重要部分。液晶显示面板是通过在阵列基板和彩膜基板之间注入液晶，四周用封框胶密封，然后在阵列基板和彩膜基板上分别贴敷偏振方向相互垂直的偏振片等过程形成的。其中所述阵列基板上形成有矩阵式排列的薄膜晶体管、像素电极和周边电路。彩膜基板(Color Filter，CF，)由红(R)、绿(G)、蓝(B)三原色树脂构成像素，并形成有透明的公共电极。
为了遮挡透光区域的光线，现有技术的液晶面板均在彩膜基板上设置有黑矩阵。在设计中，黑矩阵的宽度为漏光区域的宽度与对盒精度误差之和，但由于对盒精度误差较大，造成设置在彩膜基板上的黑矩阵的宽度d1一般比较大，导致TFT-LCD存在开口率低和显示亮度低等缺陷。
同时，为了减少像素间公共电极的电压差异，对于多维电场型TFT-LCD，目前有设计如下图1所示，图1为现有技术中为减小公共电极层电阻的显示面板的剖面结构图，使透明导电的公共电极层20直接置于与栅极10同层的金属层11之上，这样由于与栅极10同层设置的金属层11所用材料一般为铬（Cr）、钨（W）、钛（Ti）、（Ta）、（Mo）、（Al）、（Cu）等金属及其合金，公共电极层20一般为氧化铟锡，氧化铟锌，氧化铝锌等，前者的电阻率比后者的电阻率小很多，因而两者并联后的总电阻比公共电极层的电阻要小很多，可有效降低公共电极层的电阻值，从而减少像素间公共电极的电压差异。但是由于与所述栅极10同层的金属层11为非透明金属，因此会对像素的开口率造成很大的损耗。
参见图1和图2，其中图2为图1所示的显示面板的平面结构示意图。结合图1和图2，可以看出所述显示面板包括：TFT阵列基板，彩膜基板，以及设置在所述阵列基板和所述彩膜基板之间的液晶层（未图示），其中所述阵列基板包括：栅极10，与所述栅极10同层设置且同材质的金属层11和栅线12，透明导电的公共电极层20，且所述公共电极层20覆盖所述金属层11；第一绝缘层30，有源层40，数据线层50（具体包括：数据线501，源极502和漏极503），以及像素电极层60；其中，所述栅极10、第一绝缘层30，有源层40，数据线层50组成了一薄膜晶体管，栅线12用于向薄膜晶体管提供开启信号，数据线501用于向像素电极60提供数据信号；其中像素电极60也为一透明导电层，与数据线层50同层设置，且与所述漏极503电连接。为了使得公共电极层20与像素电极60之间的电场能作用到介于阵列基板与彩膜基板之间的液晶上，像素电极60一般设计为平面挖空结构，如图3所示。另外在工艺上可以先经过构图工艺形成数据线层50后再形成像素电极层60，也可以先经过构图工艺形成像素电极层60后再形成数据线层50，这里所说的构图工艺主要包括成膜，曝光和刻蚀等过程。
所述阵列基板还包括设置在所述薄膜晶体管和像素电极60上方的保护层70，所述保护层70用于保护薄膜晶体管不被腐蚀。所述显示面板还包括设置在所述彩膜基板200上的黑矩阵80，所述黑矩阵80用于遮挡漏光区域。虚线AA’与虚线BB’所界定的区域为薄膜晶体管区域（或称为像素单元的非显示区域，简称为非显示区域），虚线BB’与虚线CC’所界定区域为像素单元的显示区域（简称为显示区域）。
现有技术中，由于所述金属层11与栅极10同层设置且采用相同的制作材料，所用材料一般为Cr、W、Ti、Ta、Mo、Al、Cu等金属及其合金，使得金属层11与公共电极层20并联后能在一定程度上降低公共电极层20的电阻，但是由于介于彩膜基板上的黑矩阵80的宽度d1的限制，且为了防止金属层11与栅极10发生短路，所述金属层11和栅极10之间的间隔约为5微米（um），所以所述金属层11的宽度d2非常有限，因而对降低公共电极层20的电阻效果不是非常明显，但是，通过增大d2长度来减小公共电极层20的电阻的方式则会导致d2进入到BB’-CC’内部，导致像素开口率降低。
发明内容
本发明实施例提供了一种阵列基板及其制备方法和显示面板，用以减小不同像素单元之间公共电极层的电压差异，同时增大像素的开口率。
本发明实施例提供的阵列基板包括：衬底基板、在所述衬底基板上交叉布置的栅线、数据线以及由所述栅线和数据线划分出的呈矩阵排列的像素单元，所述像素单元内设置有薄膜晶体管、像素电极和公共电极层，所述薄膜晶体管包括栅极、第一绝缘层、有源层、源极和漏极，所述阵列基板还包括：
设置在像素单元的非显示区域的具有导电性能的黑矩阵，所述黑矩阵与所述公共电极层电连接；以及，
用于将所述黑矩阵以及公共电极层与所述薄膜晶体管绝缘的第二绝缘层，所述第二绝缘层的覆盖区域与所述黑矩阵和所述公共电极层的覆盖区域重叠。
所述阵列基板中，设置有导电的黑矩阵，所述黑矩阵和公共电极层电连接，电连接部分的黑矩阵的电阻与公共电极层的电阻并联，使得并联后的总电阻小于所述公共电极层的电阻，有效的降低了公共电极层的电阻值，从而减少不同像素单元之间公共电极层的电压差异；同时，由于所述黑矩阵设置在阵列基板上，不需要考虑对盒精度误差，并且，该阵列基板中设置有第二绝缘层层，用于将所述栅极与所述黑矩阵和公共电极绝缘，所以不需要在公共电极与栅极之间设置较大的间隔距离，因此所述阵列基板中的黑矩阵的宽度较现有技术中黑矩阵的宽度变小，有利于提高像素单元的开口率。
较佳的，所述黑矩阵设置在薄膜晶体管与衬底基板之间，所述第二绝缘层设置在薄膜晶体管与黑矩阵之间，可有效阻挡背光源的光照射到有源层，有利于减小了薄膜晶体管中的暗电流。此外，所述黑矩阵还可以设置在薄膜晶体管的上方，所述第二绝缘层设置在所述黑矩阵与所述薄膜晶体管之间。
较佳的，所述黑矩阵的材料为非透明金属材料；所述非透明金属材料制作的黑矩阵可以同时具有导电功能和遮光功能，且金属材料的电阻远小于用于制作公共电极层的透明导电材料的电阻，二者并联后，使得并联后的并联电阻远小于所述公共电极层的电阻，可有效的降低由公共电极层的电阻值所引起的电压差异。
较佳的，所述黑矩阵位于所述公共电极层的上方，或者所述黑矩阵位于所述公共电极层的下方，使得所述黑矩阵和所述公共电极层电连接。
较佳的，所述黑矩阵与所述公共电极层的电连接部分的覆盖区域与所述栅极的覆盖区域不重叠，用于防止所述公共电极层与栅极之间形成耦合电容，以免对薄膜晶体管的性能造成影响。
较佳的，所述阵列基板还包括钝化层，所述钝化层设置在所述薄膜晶体管所在层的上方，覆盖所述薄膜晶体管和像素电极的上方区域，所述钝化层主要用于保护薄膜晶体管不被腐蚀。
较佳的，在所述第二绝缘层上依次形成有所述栅极、所述第一绝缘层、所述有源层、所述源极和漏极及所述像素电极；
或者，在所述第二绝缘层上依次形成有所述源极和漏极及所述像素电极、所述有缘层、所述第一绝缘层、所述栅极；
所述阵列基板中同层设置源极、漏极和像素电极，使得所述漏极和像素电极直接电连接，有利于减少制作工艺。
本发明实施例提供了一种显示装置，所述显示装置包括上述的阵列基板。
本发明实施例提供一种阵列基板的制备方法，所述制备方法包括：
在衬底基板上形成包括公共电极层和具有导电性能的黑矩阵的图形，所述黑矩阵与所述公共电极层电连接，所述黑矩阵设置在像素单元的非显示区域；
在衬底基板上形成第二绝缘层，所述第二绝缘层的覆盖区域与所述黑矩阵和所述公共电极层的覆盖区域重叠，用于将所述黑矩阵以及公共电极层与所述薄膜晶体管绝缘；
在衬底基板上形成包括薄膜晶体管和像素电极的图形。
利用所述方法制备的阵列基板中，包括设置在衬底基板上方的具有导电性能的黑矩阵，所述黑矩阵与所述公共电极层电连接，电连接部分的黑矩阵的电阻与公共电极层的电阻并联，使得并联后的总电阻小于所述公共电极层的电阻，有效的降低了公共电极层的电阻值，从而减少不同像素单元之间公共电极层的电压差异；同时，由于所述黑矩阵设置在阵列基板上，不需要考虑对盒精度误差，并且，该阵列基板中设置有第二绝缘层，用于将所述栅极与所述黑矩阵和公共电极绝缘，所以不需要在公共电极与栅极之间设置较大的间隔距离，因此所述黑矩阵的宽度较现有技术中黑矩阵的宽度变小，有利于提高像素单元的开口率。
较佳的，所述黑矩阵设置在薄膜晶体管与衬底基板之间，所述第二绝缘层设置在薄膜晶体管与黑矩阵之间，所述在衬底基板上形成包括黑矩阵和公共电极层的图形，具体包括：
在所述衬底基板上形成包括黑矩阵的图形；在所述包括黑矩阵的图形的上方形成包括公共电极层的图形；
或者，在所述衬底基板上形成包括公共电极层的图形；在所述包括公共电极层的图形的上方形成包括黑矩阵的图形；
其中，所述黑矩阵覆盖每一像素单元的非显示区域。
在形成包括黑矩阵和公共电极层的图形的过程中，既可先形成黑矩阵，也可先形成公共电极层，只要保证黑矩阵和公共电极层电连接即可；其中，所述黑矩阵覆盖每一像素单元的非显示区域，用于防止非显示区域内光的透过，有利于减少薄膜晶体管中的暗电流。
较佳的，在衬底基板上形成包括薄膜晶体管和像素电极的图形，具体包括：
所述第二绝缘层的上方形成包括栅极和栅线的图形；
在所述包括栅极和栅线的图形的上方形成第一绝缘层；
在所述第一绝缘层的上方形成包括有源层的图形；
在所述包括有源层的图形的上方形成包括源极、漏极和像素电极的图形。
或者，在所述第二绝缘层的上方形成包括薄膜晶体管和像素电极的图形，具体包括：
所述第二绝缘层的上方形成包括源极、漏极和像素电极的图形；
在所述包括源极、漏极和像素电极的图形的上方形成包括有源层的图形；
在所述包括有源层的图形的上方形成第一绝缘层；
在所述第一绝缘层的上方形成包括栅极和栅线的图形。
在形成所述薄膜晶体管和像素电极的过程中，同层形成包括源极、漏极和像素电极的图形，使得所述漏极和像素电极直接电连接，有利于减少制作工艺。
较佳的，所述方法还包括：在所述包括薄膜晶体管和像素电极的图形的上方形成钝化层，所述钝化层覆盖所述薄膜晶体管和像素电极的上方区域，用于防止薄膜晶体管被腐蚀。
附图说明
图1为现有技术中的一种显示面板的剖面结构示意图；
图2为图1所示显示面板的平面结构示意图；
图3为像素电极的平面结构图；
图4为本发明实施例一提供的一种阵列基板的剖面结构示意图；
图5为图4所示的阵列基板的平面结构示意图；
图6为本发明实施例二提供的一种阵列基板的剖面结构示意图；
图7为本发明实施例三提供的一种阵列基板的剖面结构示意图；
图8为本发明实施例四提供的一种阵列基板的剖面结构示意图；
图9为完成黑矩阵和公共电极层制作的阵列基板的剖面结构示意图；
图10为完成第二绝缘层制作的阵列基板的剖面结构示意图；
图11为完成薄膜晶体管制作的阵列基板的剖面结构示意图；
图12为完成像素电极制作的阵列基板的剖面结构示意图；
图13为在制备实施例二提供的阵列基板的过程中，完成黑矩阵和公共电极层制作后的阵列基板的剖面结构示意图。
具体实施方式
本发明实施例提供了一种阵列基板及其制备方法和显示面板，用以减小不同像素单元之间公共电极层的电压差异，同时增大像素的开口率。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例一提供了一种阵列基板，参见图4和图5，其中图4为本发明实施例一提供的阵列基板的剖面结构示意图，图5为图4所示阵列基板的平面结构示意图。结合图4和图5，可以看出所述阵列基板包括：衬底基板1001、黑矩阵80、公共电极层20、第二绝缘层90、栅极10、栅线12、第一绝缘层30、有源层40、数据线层50（具体包括：数据线501、源极502、漏极503）和像素电极60；
具体的，所述黑矩阵80位于所述衬底基板1001的上方，所述黑矩阵的材料为非透明金属材料，所述采用非透明金属材料制作的黑矩阵可以同时具有导电功能和遮光功能，且金属材料的电阻远小于用于利用其它非透明导电材料的电阻。
所述黑矩阵80的宽度为d3，其覆盖每一像素单元的非显示区域，用于防止非显示区域内光的透过；由于所述黑矩阵80设置在阵列基板上，因此在设计黑矩阵80时，不需要考虑对盒精度误差，有利于减小黑矩阵的尺寸，提高像素的开口率；
此外，所述黑矩阵80还能够遮住有源层40的沟道区域，使得照射到有源层40的光全部被遮住，进而降低有源层的漏电流。
所述公共电极层20位于所述黑矩阵80所在层的上方，且与所述黑矩阵80电连接，所述公共电极层20的材料一般为氧化铟锡、氧化铟锌或氧化铝锌等透明氧化物。
所述黑矩阵80与所述公共电极层20的电连接部分的宽度为d4，所述电连接部分的覆盖区域与所述栅极10的覆盖区域不重叠，用于防止所述公共电极层20与栅极10之间形成耦合电容，以免影响薄膜晶体管的性能。本文中所指的覆盖区域是指相关结构（例如所述黑矩阵与所述公共电极层的电连接部分或栅极）在衬底基板上的投影区域。
在所述黑矩阵80与所述公共电极层20的电连接部分，电连接部分的黑矩阵的电阻与所述公共电极层20的电阻并联，由于所述电连接部分的电阻值远小于所述公共电极层20的电阻，因此，并联后的总电阻的阻值远小于所述公共电极层20的阻值，进而使得由公共电极层20的电阻所引起的电压差异减小。
所述第二绝缘层90，设置在所述公共电极层20所在层与所述栅极10和栅线12所在层之间，所述第二绝缘层的覆盖区域与所述黑矩阵和所述公共电极层的覆盖区域重叠，即所述第二绝缘层覆盖所述黑矩阵80与所述公共电极层20的上方区域，用于将所述薄膜晶体管的栅极10与所述黑矩阵80和所述公共电极层20绝缘。因此，在该阵列基板中，不需要考虑公共电极层20与栅线10之间的间隔距离。有利于进一步减小黑矩阵的尺寸，提高像素的开口率。
所述栅极10与栅线12同层设置，均位于所述第一绝缘层30和第二绝缘层90之间，且所述栅极10与所述栅线12采用相同的制作材料，所用制作材料一般为Cr、W、Ti、Ta、Mo、Al、Cu等非透明金属及其合金。
所述第一绝缘层30位于所述栅极10与栅线12的上方，覆盖所述栅极10和栅线12的上方区域；本实施例中，所述第一绝缘层30的制作材料为光刻胶，其厚度约为20000埃米，同时，所述第一绝缘层30还可以用其它的绝缘层材料，且厚度应根据实际需要来确定。
所述有源层40位于所述第一绝缘层30的上方；
所述数据线501、源极502和漏极503同层设置，位于所述有源层40所在层的上方，且采用相同的材料制作；
所述数据线501与所述源极502电连接，且与栅线12交叉设置；
所述源极502和漏极503位于所述有源层40上方的相对两侧。
所述像素电极60与所述数据线501、源极502、漏极503同层设置，且所述像素电极60与所述漏极503电连接，所述像素电极一般采用氧化铟锡、氧化铟锌或氧化铝锌等透明氧化物材料制作，所述像素电极为狭缝状。
所述阵列基板还包括位于所述数据线501、源极502和漏极503上方的钝化层70，所述钝化层70用于保护薄膜晶体管不被腐蚀；所述钝化层70采用氮化硅或氧化硅等透明绝缘材料形成。
为了更好的解释本设计方案对薄膜晶体管像素的开口率及栅线和数据线的影响，现以图2所示的显示面板中的像素单元和图5所示的阵列基板中的像素单元为例进行说明：
图2为现有技术中设计的显示面板中的像素单元结构示意图，具体各层薄膜的材质和膜厚数据请参见表1；
表1现有技术中各层薄膜的材质和膜厚数据
Figure BDA0000373353830000101
图5为本发明实施例一提供的阵列基板中的像素单元平面结构示意图，具体各层薄膜的材质和膜厚数据请参见表2；
表2本发明实施例一提供的阵列基板中各层薄膜的材质和膜厚数据
Figure BDA0000373353830000102
Figure BDA0000373353830000111
并且，图2和图5均为分辨率为480×272的5.2英寸的像素结构图，像素单元大小为80×240um，栅线12线宽均为6um，数据线501线宽均为4um。
经计算，上述两种设计的每一个像素单元的栅线电阻和数据线501的电阻不会发生变化，结构如图2所示的像素单元中，栅线电容Cgate=5.91×10-14F，数据线电容Cdata=9.56×10-14F，假设其画面扫描频率为60Hz，像素充电率为99.99%时，则所述像素单元中薄膜晶体管的宽度和长度需要分别设计成16um和5um；
假设阵列基板与彩膜基板的贴合精度为7.5um，则在结构如图5所述的像素单元中，栅线电容Cgate=3.72×10-13F，数据线电容Cdata=2.19×10-13F，在画面扫描频率为60Hz，像素充电率为99.99%时，该像素单元中的薄膜晶体管的宽度和长度需要分别设计成17um和5um。
综上所述，在图5所述的像素单元中由于黑矩阵的引入，会导致每一个像素单元的栅线电容由原来的5.91×10-14F增大到3.72×10-13F，每一个像素单元的数据线电容由原来的9.56×10-14F增大到2.19×10-13F，而电容的增大会导致栅线和数据线的延迟增加，进而导致每一个像素单元的充电时间减少，为此需要增大充电电流，因此，在实施例一提供的阵列基板中，需要将薄膜晶体管的宽度、长度需要分别设计成17um、5um用于增大充电电流，以保证像素单元的正常显示。虽然所述黑矩阵的引入会增大栅线和数据线的电容，进而导致薄膜晶体管的宽度增大（会导致开口率减小），但由于该像素单元中与公共电极层并联的黑矩阵与栅线层为非同层设计，不需要在黑矩阵与栅线层之间设置较大的间隔，且不需要考虑对盒精度误差，因此就整体而言像素单元的开口率是增加的，整个像素的开口率由原来的72%增大到75.5%。
本发明实施例二还提供了一种阵列基板，其剖面结构如图6所示，从图6中可以看出，该阵列基板和图4所示的阵列基板的结构基本相同，两者的区别之处在于：图4所示的阵列基板中，黑矩阵80位于衬底基板1001和所述公共电极层20之间；而图6所示的阵列基板中，黑矩阵80位于第二绝缘层90和所述公共电极层20之间。
本发明实施例三还提供了一种阵列基板，其剖面结构如图7所示，从7中可以看出，该阵列基板和图4所示的阵列基板的结构基本相同，两者的区别之处在于：图4所示的阵列基板为底栅结构的阵列基板，而图7所示的阵列基板为顶栅结构的阵列基板，具体的，图7所示的阵列基板中，所述数据线501、源极502和漏极503的位于所述第二绝缘层90的上方，所述有源层40位于所述包括数据线501、源极502和漏极503的图形的上方，所述第一绝缘层30位于所述有源层40的上方，所述栅极10和栅线12位于所述第一绝缘层30的上方。并且，由于所述像素电极60与所述数据线501、源极502和漏极503同层设置，因此在图7所示的阵列基板中，所述像素电极60设置在所述第一绝缘层30和第二绝缘层之间90。
本发明实施例四还提供了一种阵列基板，其剖面结构如图8所示，从图8中可以看出，所述阵列基板和图7所示的阵列基板的结构基本相同，两者的区别在于：图7所示的阵列基板中，黑矩阵80位于衬底基板1001和所述公共电极层20之间；而图8所示的阵列基板中，黑矩阵80位于第二绝缘层90和所述公共电极层20之间。
上述实施例一、实施例二、实施例三和实施例四提供的阵列基板中，均包括设置在衬底基板上方的具有导电性的黑矩阵，所述黑矩阵和公共电极层电连接，电连接部分的黑矩阵的电阻与公共电极层的电阻并联，使得并联后的电连接部分的总电阻小于该电连接部分的公共电极层的电阻，有效的降低了公共电极层的电阻值，从而减小了不同像素单元之间公共电极层的电压差异；同时，由于所述黑矩阵设置在阵列基板上，不需要考虑对盒精度误差，有利于减小黑矩阵的宽度尺寸，提高像素的开口率；同时，该阵列基板中还设置有第二绝缘层层，用于将所述栅极与所述黑矩阵和公共电极绝缘，所以不需要在公共电极层与栅极之间设置较大的间隔距离用于防止栅极与公共电极层短路，有利于进一步减小黑矩阵的尺寸，提高像素的开口率。
需指出的是，所述黑矩阵还可以设置在薄膜晶体管的上方，具体的，所述第二绝缘层设置在薄膜晶体的上方，所述黑矩阵设置在第二绝缘层的上方，所述公共电极层设置在所述黑矩阵的上方/下方、且与黑矩阵电连接，所述钝化层设置在所述公共电极层和黑矩阵的上方，所述像素电极设置在所述钝化层的上方，其中，所述像素电极为狭缝状，所述公共电极为板状或狭缝状；
或者，所述第二绝缘层设置在薄膜晶体管的上方，所述像素电极设置在第二绝缘层的下方，所述公共电极层设置在薄膜晶体管的上方，所述黑矩阵设置在第二绝缘层的上方、公共电极层的上方或下方，且与所述公共电极层电连接，所述钝化层设置在所述黑矩阵和公共电极层的上方；其中，所述公共电极为狭缝状，所述像素电极为板状或狭缝状。
本发明实施例五提供的一种阵列基板的制备方法，所述方法包括：
在衬底基板上形成包括公共电极层和具有导电性能的黑矩阵的图形，所述黑矩阵与所述公共电极层电连接，所述黑矩阵设置在像素单元的非显示区域；
在衬底基板上形成第二绝缘层，所述第二绝缘层的覆盖区域与所述黑矩阵和所述公共电极层的覆盖区域重叠，用于将所述黑矩阵以及公共电极层与薄膜晶体管绝缘；
在衬底基板上形成包括薄膜晶体管和像素电极的图形。
利用所述方法制备的阵列基板中，包括设置在衬底基板上方的具有导电性能的黑矩阵，所述黑矩阵与所述公共电极层电连接，电连接部分的黑矩阵的电阻与公共电极层的电阻并联，使得并联后的总电阻小于所述公共电极层的电阻，有效的降低了公共电极层的电阻值，从而减少不同像素单元之间公共电极层的电压差异；同时，由于所述黑矩阵设置在阵列基板上，不需要考虑对盒精度误差，并且，该阵列基板中设置有第二绝缘层层，用于将所述栅极与所述黑矩阵和公共电极绝缘，所以不需要在公共电极与栅极之间设置较大的间隔距离，因此所述黑矩阵的宽度较现有技术中黑矩阵的宽度变小，有利于提高像素单元的开口率。
下面以本发明实施例一提供的阵列基板为例，详细介绍实际制备工艺中，所述阵列基板的制备方法，该方法具体包括：
第一步，参见图9，在衬底基板1001上形成包括黑矩阵80和公共电极层20的图形；具体的，该步骤包括：
在衬底基板1001上沉积一层非透明的金属薄膜，然后通过构图工艺处理，形成包括黑矩阵80的图形，所述黑矩阵80覆盖每一像素单元的非显示区域；其中，本实施例中，所述构图工艺包括：首先，在衬底基板1001上形成（如溅射或涂覆等）一层用于形成黑矩阵的非透明的金属薄膜；接着，在金属薄膜上涂覆一层光刻胶；然后，用设置有包括黑矩阵的图形的掩模板对光刻胶进行曝光；最后经显影、刻蚀后形成包括黑矩阵80的图形。本实施例阵列基板的制备方法中，涉及到通过构图工艺形成的膜层的制备工艺与此相同，此后不再详细赘述。
在所述包括黑矩阵80的图形的上方，使用磁控溅射法沉积一层氧化铟锡透明导电薄膜，并通过构图工艺，形成包括公共电极层20的图形；所述公共电极层20与所述黑矩阵电连接，其电连接部分的宽度为d4，由于不需要考虑公共电极层与栅极之间的间隔，因此该电连接部分的宽度d4大于现有技术中金属层与公共电极线的电连接部分的宽度d2。
第二步，参见图10，在所述包括黑矩阵80和公共电极层20的图形的上方沉积氮化硅（SiNx）或氧化硅（SiOx）层，形成第二绝缘层90，所述第二栅绝缘层90用于覆盖所述黑矩阵80和公共电极层20的上方区域，用于将所述黑矩阵80和公共电极层20与薄膜晶体管绝缘。
第三步，参见图11，在所述第二绝缘层90的上方形成包括薄膜晶体管的图形，该步骤具体包括：
一，在所述第二绝缘层90的上方沉积上沉积一层金属薄膜，然后通过构图工艺处理，形成包括栅极10和栅线12（见图5）的图形，所述用于形成金属薄膜的材料为Cr、W、Ti、Ta、Mo、Al、Cu等非透明金属及其合金；
二，在所述包括栅极10和栅线12的图形的上方沉积氮化硅（SiNx）或氧化硅（SiOx）层，形成第一绝缘层30，所述第一栅绝缘层30用于覆盖所述栅线和栅极的上方区域，用于将栅线和栅极与其它层绝缘；
三，在所述第一绝缘层30的上方沉积非晶硅半导体材料，然后通过构图工艺形成包括有源层40的图形；
四，在所述包括有源层40的图形的上方形成源漏金属薄膜，然后通过构图工艺，形成包括数据线501、源极502和漏极503的图形。
第四步，参见图12，在所述第一绝缘层30上方使用磁控溅射法沉积一层氧化铟锡透明导电薄膜，并通过构图工艺，形成包括像素电极60的图形，所述像素电极60与所述数据线501、源极502、漏极503同层设置，且所述像素电极60与所述漏极503电连接。
第五步，参见图4，在所述包括像素电极的图形的上方沉积氮化硅或氧化硅层，形成钝化层70，用于保护薄膜晶体管不被腐蚀。
经过上述步骤，即形成本发明实施例一提供的、结构如图4所示的阵列基板。
需注意的是，在上述制备阵列基板的过程中，可以先形成薄膜晶体管后再形成像素电极，也可先形成像素电极后再形成薄膜晶体管。
对于本发明实施例二提供的阵列基板，其制备方法与制备本发明实施例一提供的阵列基板的方法类似，不同之处在于，参见图13，在制作本发明实施例二提供的阵列基板的过程中，所述在衬底基板上形成包括黑矩阵和公共电极层的图形，具体包括：
1），在衬底基板1001上使用磁控溅射法沉积一层氧化铟锡透明导电薄膜，并通过构图工艺，形成包括公共电极层20的图形；
2），在所述包括公共电极层20的图形的上方沉积一层非透明的金属薄膜，然后通过构图工艺处理，形成包括黑矩阵80的图形，所述黑矩阵80覆盖每一像素单元的非显示区域；
其中，所述公共电极层20与所述黑矩阵电连接，其电连接部分的宽度为d4，由于不需要考虑公共电极层与栅极之间的间隔，因此该电连接部分的宽度d4大于现有技术中金属层与公共电极线的电连接部分的宽度d2；。
对于本发明实施例三提供的阵列基板，其制备方法与制备本发明实施例一提供的阵列基板的方法类似，不同之处在于，参见图7，在制作本发明实施例三提供的阵列基板的过程中，所述形成包括薄膜晶体管和像素电极的图形，具体包括：
a），所述第二绝缘层90的上方形成源漏金属薄膜，然后通过构图工艺，形成包括数据线501、源极502和漏极503的图形；
b），在所述第二绝缘层90上方使用磁控溅射法沉积一层氧化铟锡透明导电薄膜，并通过构图工艺，形成包括像素电极60的图形，所述像素电极60与所述数据线501、源极502、漏极503同层设置，且所述像素电极60与所述漏极503电连接；
c），在所述包括数据线501、源极502和漏极503的图形的上方沉积半导体材料，然后通过构图工艺形成包括有源层40的图形；
d），在所述包括有源层40的图形的上方沉积氮化硅或氧化硅层，形成第一绝缘层30，所述第一栅绝缘层30用于覆盖所述有源层40的上方区域，用于将所述有源层40与其它层绝缘；
e），在所述第一绝缘层30的上方沉积一层金属薄膜，然后通过构图工艺处理，形成包括栅极10和栅线12（见图4）的图形，所述用于形成金属薄膜的材料为Cr、W、Ti、Ta、Mo、Al、Cu等非透明金属及其合金。
对于本发明实施例四提供的阵列基板，其制备方法与制备本发明实施例三提供的阵列基板的方法类似，不同之处在于，参见图8，在制备本发明实施例四提供的阵列基板的过程中，所述在衬底基板上形成包括黑矩阵和公共电极层的图形，具体包括：
1），在衬底基板1001上使用磁控溅射法沉积一层氧化铟锡透明导电薄膜，并通过构图工艺，形成包括公共电极层20的图形；
2），在所述包括公共电极层20的图形的上方沉积一层非透明的金属薄膜，然后通过构图工艺处理，形成包括黑矩阵80的图形，所述黑矩阵80覆盖每一像素单元的非显示区域；
其中，所述公共电极层20与所述黑矩阵电连接，其电连接部分的宽度为d4，由于不需要考虑公共电极层与栅极之间的间隔，因此该电连接部分的宽度d4大于现有技术中金属层与公共电极线的电连接部分的宽度d2。
需指出的是，在本发明中，所述构图工艺，可以只包括光刻工艺，或者，包括光刻工艺以及刻蚀步骤，同时还可以包括打印、喷墨等其他用于形成预定图形的工艺；光刻工艺，是指包括成膜、曝光、显影等工艺过程的利用光刻胶、掩模板、曝光机等形成图形的工艺。可根据本发明中所形成的结构选择相应的构图工艺。
此外，对于黑矩阵、公共电极层和第二绝缘层均设置在薄膜晶体管上方的阵列基板，其制作方法包括：
在衬底基板上形成包括薄膜晶体管的图形，在所述包括薄膜晶体管的图形的上方依次形成第二绝缘层和包括公共电极层和黑矩阵的图形，在所述包括公共电极层和黑矩阵的图形的上方形成钝化层，在所述钝化层的上方形成包括像素电极的图形，其中，像素电极为狭缝状，所述公共电极层为板状或狭缝状；
或者，在衬底基板上形成包括薄膜晶体管的图形，在所述包括薄膜晶体管的图形的上方依次形成包括像素电极的图形和第二绝缘层，在所述第二绝缘层的上方形成包括公共电极层和黑矩阵的图形，在所述包括公共电极层和黑矩阵的图形的上方形成钝化层，其中，其中，像素电极为狭缝状或板状，所述公共电极层为狭缝状。
综上，本发明实施例提供的阵列基板中，包括设置在衬底基板上方的具有导电性的黑矩阵，所述黑矩阵和公共电极层电连接，电连接部分的黑矩阵的电阻与公共电极层的电阻并联，使得并联后的电连接部分的总电阻小于该电连接部分的公共电极层的电阻，有效的降低了公共电极层的电阻值，从而减小了不同像素单元之间公共电极层的电压差异；同时，由于所述黑矩阵设置在阵列基板上，不需要考虑对盒精度误差，有利于减小黑矩阵的宽度尺寸，提高像素的开口率；同时，该阵列基板中还设置有第二绝缘层层，用于将所述栅极与所述黑矩阵和公共电极绝缘，所以不需要在公共电极层与栅极之间设置较大的间隔距离用于防止栅极与公共电极层短路，有利于进一步减小黑矩阵的尺寸，提高像素的开口率。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (15)

1.一种阵列基板，所述阵列基板包括衬底基板、在所述衬底基板上交叉布置的栅线、数据线以及由所述栅线和数据线划分出的呈矩阵排列的像素单元，所述像素单元内设置有薄膜晶体管、像素电极和公共电极层，所述薄膜晶体管包括栅极、第一绝缘层、有源层、源极和漏极，其特征在于，所述阵列基板还包括：
设置在像素单元的非显示区域的具有导电性能的黑矩阵，所述黑矩阵与所述公共电极层电连接；以及，
用于将所述黑矩阵以及公共电极层与所述薄膜晶体管绝缘的第二绝缘层，所述第二绝缘层的覆盖区域与所述黑矩阵和所述公共电极层的覆盖区域重叠。
2.如权利要求1所述的阵列基板，其特征在于，所述黑矩阵设置在所述薄膜晶体管与所述衬底基板之间，所述第二绝缘层设置在所述薄膜晶体管与所述黑矩阵之间。
3.如权利要求1所述的阵列基板，其特征在于，所述黑矩阵设置在所述薄膜晶体管的上方，所述第二绝缘层设置在所述黑矩阵与所述薄膜晶体管之间。
4.如权利要求2所述的阵列基板，其特征在于，所述黑矩阵的材料为非透明金属材料。
5.如权利要求2所述的阵列基板，其特征在于，所述黑矩阵位于所述公共电极层的上方，或者所述黑矩阵位于所述公共电极层的下方。
6.如权利要求2所述的阵列基板，其特征在于，所述黑矩阵与所述公共电极层的电连接部分的覆盖区域与所述栅极的覆盖区域不重叠。
7.如权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括钝化层，所述钝化层设置在所述薄膜晶体管所在层的上方，覆盖所述薄膜晶体管和像素电极的上方区域。
8.如权利要求7所述的阵列基板，其特征在于，在所述第二绝缘层上依次形成有所述栅极、所述第一绝缘层、所述有源层、所述源极和漏极及所述像素电极。
9.如权利要求7所述的阵列基板，其特征在于，在所述第二绝缘层上依次形成有所述源极和漏极及所述像素电极、所述有缘层、所述第一绝缘层、所述栅极。
10.一种显示装置，其特征在于，所述显示装置包括权利要求1～9任一所述的阵列基板。
11.一种阵列基板的制备方法，其特征在于，所述制备方法包括：
在衬底基板上形成包括公共电极层和具有导电性能的黑矩阵的图形，所述黑矩阵与所述公共电极层电连接，所述黑矩阵设置在像素单元的非显示区域；
在衬底基板上形成第二绝缘层，所述第二绝缘层的覆盖区域与所述黑矩阵和所述公共电极层的覆盖区域重叠，用于将所述黑矩阵以及公共电极层与所述薄膜晶体管绝缘；
在衬底基板上形成包括薄膜晶体管和像素电极的图形。
12.如权利要求11所述的制备方法，其特征在于，所述黑矩阵设置在所述薄膜晶体管与所述衬底基板之间，所述第二绝缘层设置在所述薄膜晶体管与所述黑矩阵之间，所述在衬底基板上形成包括黑矩阵和公共电极层的图形，具体包括：
在所述衬底基板上形成包括黑矩阵的图形；在所述包括黑矩阵的图形的上方形成包括公共电极层的图形；
或者，在所述衬底基板上形成包括公共电极层的图形；在所述包括公共电极层的图形的上方形成包括黑矩阵的图形；
其中，所述黑矩阵覆盖每一像素单元的非显示区域。
13.如权利要求12所述的制备方法，其特征在于，在衬底基板上形成包括薄膜晶体管和像素电极的图形，具体包括：
所述第二绝缘层的上方形成包括栅极和栅线的图形；
在所述包括栅极和栅线的图形的上方形成第一绝缘层；
在所述第一绝缘层的上方形成包括有源层的图形；
在所述包括有源层的图形的上方形成包括源极、漏极和像素电极的图形。
14.如权利要求12所述的制备方法，其特征在于，在衬底基板上形成包括薄膜晶体管和像素电极的图形，具体包括：
所述第二绝缘层的上方形成包括源极、漏极和像素电极的图形；
在所述包括源极、漏极和像素电极的图形的上方形成包括有源层的图形；
在所述包括有源层的图形的上方形成第一绝缘层；
在所述第一绝缘层的上方形成包括栅极和栅线的图形。
15.如权利要求12所述的制备方法，其特征在于，所述方法还包括：
在所述包括薄膜晶体管和像素电极的图形的上方形成钝化层，所述钝化层覆盖所述薄膜晶体管和像素电极的上方区域。
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