CN103456857B - Led芯片及其制备方法 - Google Patents
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Abstract
本发明公开了一种LED芯片及其制备方法，所述LED芯片包括衬底、位于衬底上的半导体外延层、位于半导体外延层上的透明导电层、以及位于透明导电层上的P电极和半导体外延层上的N电极，所述半导体外延层和衬底全部或部分侧壁设置为连续的斜面。本发明在不增加芯片整体尺寸的情况下，通过设计改进，增加了芯片的发光面积，并且没有增加额外工艺步骤，维持了原有成本，提升了芯片的光电性能。
Description
技术领域
本发明涉及半导体发光器件技术领域，特别是涉及一种LED芯片及其制备方法。
背景技术
发光二极管（Light-EmittingDiode，LED）是一种能发光的半导体电子元件。这种电子元件早在1962年出现，早期只能发出低光度的红光，之后发展出其他单色光的版本，时至今日能发出的光已遍及可见光、红外线及紫外线，光度也提高到相当的光度。而用途也由初时作为指示灯、显示板等；随着技术的不断进步，发光二极管已被广泛的应用于显示器、电视机采光装饰和照明。
LED芯片制程工艺如下：
在衬底上依次外延生长非掺杂半导体层、N型半导体层、多量子阱发光层、P型半导体层，形成LED晶圆；
LED晶圆经过光刻、刻蚀露出N型半导体台面，N型半导体台面包括单颗芯粒的N型金属电极区和芯粒之间的隔离沟槽，此隔离沟槽截面呈□型，称为N型隔离沟槽，宽度20～40μm；
LED芯片制作完成后，最后将其从整个晶圆上分割成单颗芯粒，在芯片制作完成并且衬底减薄后，直接进行激光隐形切割，切割沿着芯片间的N型隔离沟槽，之后再进行劈裂，将芯粒分隔开。
分割芯粒时，隐形激光切割作用于衬底中间，劈裂时容易产生斜裂问题，为了使芯片表面保持完整，芯片间N型隔离沟槽必须保证具有一定的宽度，这将损失很大一部分发光面积。
因此，针对上述技术问题，有必要提供一种新的LED芯片及其制备方法。
发明内容
有鉴于此，本发明的目的在于提供一种提高了发光面积的LED芯片及其制备方法。
为了实现上述目的，本发明实施例提供的技术方案如下：
一种LED芯片，所述LED芯片包括衬底、位于衬底上的半导体外延层、位于半导体外延层上的透明导电层、以及位于透明导电层上的P电极和半导体外延层上的N电极，所述半导体外延层和衬底全部或部分侧壁设置为连续的斜面。
作为本发明的进一步改进，所述半导体外延层包括依次位于衬底上的N型半导体层、发光层、P型半导体层，所述P电极位于透明导电层上且通过透明导电层与P型半导体层电性连接，N型半导体层上设有N型半导体台面，N电极位于N型半导体台面上。
作为本发明的进一步改进，所述半导体外延层在位于N型半导体台面处，N型半导体台面水平面以下的侧壁设为斜面，N型半导体台面水平面以上的侧壁为垂直面，半导体外延层在位于N型半导体台面外部的侧壁为连续的斜面。
作为本发明的进一步改进，所述半导体外延层还包括设于N型半导体层和衬底之间还的非掺杂半导体层，所述非掺杂半导体层与全部或部分N型半导体层、全部或部分衬底的侧壁设置为连续的斜面。
作为本发明的进一步改进，所述透明导电层下方还设有电流阻隔层，所述电流阻隔层位于P电极的下方，电流阻隔层为SiO2、Si3N4、SiOxNy。
作为本发明的进一步改进，所述斜面的垂直深度为15～40μm，斜面的水平距离为1～10μm。
相应地，一种LED芯片的制备方法，所述方法包括以下步骤：
S1、提供一衬底，在衬底上生长半导体外延层，形成LED晶圆，所述半导体外延层包括从衬底向上依次设置的N型半导体层、发光层和P型半导体层；
S2、在半导体外延层中的N型半导体层上形成N型半导体台面区；
S3、在半导体外延层上生长SiO2掩蔽层，沿着相邻芯粒中间进行激光划切，形成两个斜面即V型沟槽，SiO2掩蔽层的厚度为0.2～2μm，V型沟槽深度为15～40μm，顶部宽度为2～20μm；
S4、将整个LED晶圆置于浓磷酸与浓硫酸的混合溶液中进行腐蚀；
S5、去除SiO2掩蔽层，在芯粒间形成V型隔离沟槽；
S6、在半导体外延层上制作透明导电层，并进行退火处理；
S7、分别在透明导电层和N型半导体台面上制作P电极和N电极；
S8、将LED晶圆减薄至60～200um的厚度并抛光；
S9、将LED晶圆沿着V型隔离沟槽进行劈裂，将芯粒分割开形成若干LED芯片。
作为本发明的进一步改进，所述步骤S4的混合溶液中浓磷酸与浓硫酸体积比例为1:1～1:3，所述混合溶液的温度为200～300℃。
作为本发明的进一步改进，所述步骤S2中还包括：
在半导体外延层中的N型半导体层上形成侧壁为垂直设置的N型隔离沟槽，用于对激光划切进行准直，所述N型隔离沟槽宽度小于V型沟槽的顶部宽度，N型隔离沟槽宽度为1～20μm。
作为本发明的进一步改进，所述步骤S2通过光刻或电感耦合等离子体蚀刻方法完成。
与现有技术相比，本发明LED芯片及其制备方法在不增加芯片整体尺寸的情况下，通过设计改进，增加了芯片的发光面积，并且没有增加额外工艺步骤，维持了原有成本，提升了芯片的光电性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明第一实施方式中单颗LED芯片的纵剖面结构示意图；
图2为本发明第一实施方式中单颗LED芯片的俯视结构示意图；
图3为本发明第一实施方式中相邻LED芯片的纵剖面结构示意图；
图4为本发明第一实施方式中LED晶圆的俯视结构示意图；
图5为本发明第二实施方式中LED晶圆的俯视结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
此外，在不同的实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。
本发明公开一种LED芯片，包括衬底、位于衬底上的半导体外延层、位于半导体外延层上的透明导电层、以及位于透明导电层上的P电极和半导体外延层上的N电极，半导体外延层包括N型半导体层、发光层、P型半导体层，P电极位于透明导电层上且通过透明导电层与P型半导体层电性连接，N型半导体层上设有N型半导体台面，N电极位于N型半导体台面上。其中，半导体外延层和衬底全部或部分侧壁设置为连续的斜面。
参图1所示为本发明的第一实施方式中LED芯片的剖视结构示意图，LED芯片从下至上分别为：
衬底1，衬底可以是蓝宝石、Si、SiC、GaN、ZnO等；
非掺杂半导体层2，非掺杂半导体层可以为GaN等；
N型半导体层3，N型半导体层可以是N型GaN等。N型半导体层3上设有N型半导体台面31；
发光层4，发光层可以是GaN、InGaN等；
P型半导体层5，P型半导体层可以是P型GaN等；
透明导电层6，可以是透明导电层ITO、ZITO、ZIO、GIO、ZTO、FTO、AZO、GZO、In4Sn3O12、NiAu等，透明导电层下方还设有电流阻隔层7，电流阻隔层7位于P电极的下方，电流阻隔层可以为SiO2、Si3N4、SiOxNy等；
P电极8和N电极9，P电极通过透明导电层与P型半导体层电性连接，N电极位于N型半导体台面31上且与N型半导体层电性连接。
结合图2所示，在本实施方式中，在N型半导体台面31的对应侧壁上，N型半导体台面31以下及部分衬底1以上的位置的侧壁设置为连续的斜面；其余位置上，部分衬底1、非掺杂半导体层2、N型半导体层3、发光层4、P型半导体层5的侧壁全部设置为连续的斜面，且对应的斜面角度对称设置。斜面的垂直深度为15～40μm，斜面的水平距离为1～10μm。
如图3所示，在LED芯片未劈裂之前，由于芯片侧壁设置为连续的斜面，相邻的两个LED芯片之间形成有V型隔离沟槽10，V型隔离沟槽10的垂直深度为15～40μm，V型隔离沟槽10的顶部宽度为2～20μm。以V型隔离沟槽作为芯粒间隔离沟槽，其顶部宽度相比于隐形切割的隔离沟槽要小很多，单颗芯粒的有效发光面积可以扩大5%左右。
相应地，本实施方式中LED芯片的制备方法具体包括以下步骤：
S1、提供一衬底，在衬底上生长半导体外延层，形成LED晶圆，半导体外延层包括从衬底向上依次设置的N型半导体层、发光层和P型半导体层，其中，衬底可以是蓝宝石、Si、SiC、GaN、ZnO等，N型半导体层可以是N型GaN等，发光层可以是GaN、InGaN等，P型半导体层可以是P型GaN等。优选地，衬底上还可以先生长非掺杂半导体层，非掺杂半导体层可以是GaN等；
S2、通过光刻或电感耦合等离子体蚀刻的方法在半导体外延层中的N型半导体层上形成N型半导体台面区；
S3、在半导体外延层上生长SiO2掩蔽层，沿着相邻芯粒中间进行激光划切，形成V型沟槽，SiO2掩蔽层的厚度为0.2～2μm，V型沟槽深度为15～40μm，顶部宽度为2～20μm；
S4、将整个LED晶圆置于浓磷酸与浓硫酸的混合溶液中进行腐蚀，优选地，混合溶液中浓磷酸与浓硫酸的体积比例为1:1～1:3，混合溶液的温度为200～300℃；
S5、去除SiO2掩蔽层，在芯粒间形成V型隔离沟槽；
S6、在半导体外延层上制作透明导电层，并进行退火处理。透明导电层可以是ITO、ZITO、ZIO、GIO、ZTO、FTO、AZO、GZO、In4Sn3O12、NiAu等；
S7、分别在透明导电层和N型半导体台面上制作P电极和N电极，P电极和N电极采用金属材质，优选地可以选用Au、Al等；
S8、将LED晶圆减薄至60～200um的厚度并抛光；
S9、参图3、图4所示为经过步骤S1～S8后得到的LED晶圆，将LED晶圆沿着V型隔离沟槽进行劈裂，将芯粒分割开形成若干LED芯片。
优选地，在步骤S5后还包括：
在对应P电极正下方制作电流阻隔层，电流阻隔层可以是SiO2、Si3N4、SiOxNy(x、y为大于0的整数)。
在步骤S8前还包括：
制作钝化保护层，所述钝化保护层可以是SiO2、Si3N4、SiOxNy(x、y为大于0的整数)。
生长在衬底上的半导体外延层厚度一般＜10μm，正面激光划切15～40μm深的V型沟槽后，自然将芯粒分隔开。在最后的芯片劈裂阶段，芯粒将沿着此V型隔离沟槽裂开，即使有衬底斜裂的问题，也不会损伤表面的半导体外延结构。
在本发明的第二实施方式中，LED芯片的结构与第一实施方式中完全相同，不同的LED芯片的制造方法。
在本实施方式中，参图5所示，步骤S2中还包括：
在各芯粒之间的半导体外延层中的N型半导体层上形成侧壁为垂直设置的N型隔离沟槽11，该N型隔离沟槽宽度小于V型沟槽的顶部宽度，N型隔离沟槽宽度为1～20μm。
N型隔离沟槽用于对激光划切进行准直，由于V型沟槽的顶部宽度大于N型隔离沟槽的宽度，在激光划切后N型隔离沟槽完全被去除，此后的制作工艺与第一实施方式完全相同，在此不再进行赘述。
在本实施方式中，先制备N型隔离沟槽用于对激光进行准直，可以提高V型沟槽的制作精度，提高工艺的效率。
由以上技术方案可以看出，本发明LED芯片及其制备方法中V型隔离沟槽要比隐形切割中N型隔离沟槽窄，LED芯片的有效发光面积可以向两边扩大。
LED芯片的光电性能随着其发光面积的增加而变得优越，本发明在不增加芯片整体尺寸的情况下，通过设计改进，增加了芯片的发光面积，并且没有增加额外工艺步骤，维持了原有成本，提升了芯片的光电性能。
另外在芯片劈裂阶段，芯粒将沿着此V型隔离沟槽裂开，即使有衬底斜裂的问题，也不会损伤表面的半导体外延结构。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
Claims (3)
1.一种LED芯片的制备方法，其特征在于，所述方法包括以下步骤：
S1、提供一衬底，在衬底上生长半导体外延层，形成LED晶圆，所述半导体外延层包括从衬底向上依次设置的N型半导体层、发光层和P型半导体层；
S2、在半导体外延层中的N型半导体层上形成N型半导体台面区；
S3、在半导体外延层上生长SiO2掩蔽层，沿着相邻芯粒中间进行激光划切，形成两个斜面即V型沟槽，SiO2掩蔽层的厚度为0.2~2μm，V型沟槽深度为15~40μm，顶部宽度为2~20μm；
S4、将整个LED晶圆置于浓磷酸与浓硫酸的混合溶液中进行腐蚀；
S5、去除SiO2掩蔽层，在芯粒间形成V型隔离沟槽；
S6、在半导体外延层上制作透明导电层，并进行退火处理；
S7、分别在透明导电层和N型半导体台面上制作P电极和N电极；
S8、将LED晶圆减薄至60~200um的厚度并抛光；
S9、将LED晶圆沿着V型隔离沟槽进行劈裂，将芯粒分割开形成若干LED芯片;
所述步骤S2中还包括：
在半导体外延层中的N型半导体层上形成侧壁为垂直设置的N型隔离沟槽，用于对激光划切进行准直，所述N型隔离沟槽宽度小于V型沟槽的顶部宽度，N型隔离沟槽宽度为1~20μm。
2.根据权利要求1所述的LED芯片的制备方法，其特征在于，所述步骤S4的混合溶液中浓磷酸与浓硫酸体积比例为1:1~1:3，所述混合溶液的温度为200~300℃。
3.根据权利要求1所述的LED芯片的制备方法，其特征在于，所述步骤S2通过光刻方法完成。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C53 | Correction of patent for invention or patent application | ||
| CB02 | Change of applicant information |
Address after: 215123 Suzhou Province Industrial Park, Jiangsu new road, No. 8 Applicant after: FOCUS LIGHTINGS TECHNOLOGY CO., LTD. Address before: 215123 Suzhou Province Industrial Park, Jiangsu new road, No. 8 Applicant before: Focus Lightings Tech Inc. |
|
| COR | Change of bibliographic data |
Free format text: CORRECT: APPLICANT; FROM: FOCUS LIGHTING (SUZHOU) CO., LTD. TO: FOCUS LIGHINGS TECHNOLOGY CO., LTD. |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20200904 Address after: 223800 west side of development avenue of Suqian economic and Technological Development Zone in Jiangsu province (room 2005 of business center) Patentee after: FOCUS LIGHTINGS TECHNOLOGY (SUQIAN) Co.,Ltd. Address before: 215123 No. 8 Qing Qing Road, Suzhou Industrial Park, Jiangsu, China Patentee before: FOCUS LIGHTINGS SCIENCE & TECHNOLOGY Co.,Ltd. |
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| TR01 | Transfer of patent right | ||
| CP02 | Change in the address of a patent holder | ||
| CP02 | Change in the address of a patent holder |
Address after: 223800 south of Dongwu Road, Suqian Economic and Technological Development Zone, Jiangsu Province Patentee after: FOCUS LIGHTINGS TECHNOLOGY (SUQIAN) Co.,Ltd. Address before: 223800 west side of development avenue of Suqian economic and Technological Development Zone in Jiangsu province (room 2005 of business center) Patentee before: FOCUS LIGHTINGS TECHNOLOGY (SUQIAN) Co.,Ltd. |