CN103456712B - 用于2.5d/3d芯片封装应用的新焊道 - Google Patents

用于2.5d/3d芯片封装应用的新焊道 Download PDF

Info

Publication number
CN103456712B
CN103456712B CN201210384453.XA CN201210384453A CN103456712B CN 103456712 B CN103456712 B CN 103456712B CN 201210384453 A CN201210384453 A CN 201210384453A CN 103456712 B CN103456712 B CN 103456712B
Authority
CN
China
Prior art keywords
layer
wiring
curl
wiring pattern
welding bead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210384453.XA
Other languages
English (en)
Other versions
CN103456712A (zh
Inventor
郭丰维
陈焕能
周淳朴
叶德强
王垂堂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN103456712A publication Critical patent/CN103456712A/zh
Application granted granted Critical
Publication of CN103456712B publication Critical patent/CN103456712B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/552Protection against radiation, e.g. light or electromagnetic waves
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64Impedance arrangements
    • H01L2223/66High-frequency adaptations
    • H01L2223/6605High-frequency electrical connections
    • H01L2223/6616Vertical connections, e.g. vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227Inductive arrangements or effects of, or between, wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • H01L2924/1816Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Structure Of Printed Boards (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

本发明公开了用于2.5D/3D芯片封装应用的新焊道,具有多层中介片的集成电路封装件具有设置在中介片中的一个或多个金属配线焊道,一个或多个金属配线焊道的每一个均具有在中介片的多层配线结构的一层中形成的旋绕配线图案以及连接至集成电路封装件中的电源线的两个终端段,其中一个或多个金属配线焊道用作电源噪声滤波器。

Description

用于2.5D/3D芯片封装应用的新焊道
技术领域
本公开总的来说涉及在集成电路封装件中使用的焊道(bead)元件,具体地,涉及消除不同电源噪声且抑制电磁干扰的用于2.5D/3D应用的多层中介片结构。
背景技术
本发明涉及阻抗元件,具体涉及在集成电路(IC)器件中用作焊道滤波器(beadfilter)或噪声滤波器以消除电源噪声并抑制电磁干扰的元件。
发明内容
根据本发明的一个方面,提供了一种集成电路封装件,包括:多层中介片,具有安装在其上的一个或多个集成器件,中介片包括多层配线结构;以及一个或多个金属配线焊道,设置在中介片中,一个或多个金属配线焊道的每一个均包括:旋绕配线图案,形成在中介片的多层配线结构中的一层配线结构中;和两个终端段,连接至集成电路封装件中的电源线,其中,一个或多个金属配线焊道用作电源噪声滤波器。
优选地,旋绕配线图案包括位于两个终端段之间的蛇状部分。
优选地,旋绕配线图案包括位于两个终端段之间的曲折环路部分。
优选地,旋绕配线图案包括形成在中介片的多层配线结构中的一层配线结构中的两个旋绕段,并且两个旋绕段通过形成在中介片的多层配线结构中的第二层配线结构中的连接段而串联电连接,其中,设置在多层配线结构中的一层配线结构与多层配线结构中的第二层配线结构之间的通孔层中的通孔建立两个旋绕段之间的电连接。
优选地,旋绕配线图案包括:设置在一个配线层上的第一组多条线段;设置在第二配线层上的第二组多条线段,其中,第一组多条线段和第二组多条线段交错配置;以及多个通孔,位于第一配线层和第二配线层之间的通孔层中,多个通孔连接第一组多条线段和第二组多条线段,从而形成蛇状旋绕图案。
优选地,连接第一组多条线段和第二组多条线段的第一配线层和第二配线层之间的通孔层中的多个通孔在通孔层内沿着X方向或Y方向延伸至少100μm,从而形成蛇状旋绕图案并包括金属配线焊道的总长度的大部分。
优选地,多个通孔至少包括金属配线焊道的总长度的50%。
优选地,旋绕配线图案包括:形成在多层配线结构的第一层配线结构中的第一蛇状段;形成在多层配线结构的第二层配线结构中的第二蛇状段;形成在多层配线结构的第三层配线结构中的第三蛇状段;以及其中,这三个蛇状段串联电连接。
优选地,第一蛇状段和所述第二蛇状段通过设置在多层配线结构的第一层配线结构和第二层配线结构之间的通孔层中的通孔连接,并且第二蛇状段和第三蛇状段通过设置在多层配线结构的第二层配线结构和第三层配线结构之间的通孔层中的通孔连接。
优选地,旋绕配线图案包括:形成在多层配线结构的第一层配线结构中的第一旋绕配线图案;形成在多层配线结构的第二层配线结构中的第二旋绕配线图案;形成在多层配线结构的第三层配线结构中的第三旋绕配线图案;以及其中,三个旋绕配线图案通过通孔串联电连接;其中,三个旋绕配线图案具有不同尺寸的轮廓,第一旋绕配线图案具有最小的轮廓,第三旋绕配线图案具有最大的轮廓,从而第一旋绕配线图案和第二旋绕配线图案嵌套在第三旋绕配线图案的轮廓内。
优选地,设置在多层配线结构的第一层配线结构与多层配线结构的第二层配线结构之间的通孔层中的第一通孔建立第一旋绕配线图案和第二旋绕配线图案之间的电连接;以及设置在多层配线结构的第二层配线结构与多层配线结构的第三层配线结构之间的通孔层中的第二通孔建立第二旋绕配线图案和第三旋绕配线图案之间的电连接。
根据本发明的另一方面,提供了一种集成电路封装件,包括:多层中介片,具有安装在其上的一个或多个集成器件,中介片包括多层配线结构;以及一个或多个金属配线焊道,设置在中介片中,一个或多个金属配线焊道的每一个均包括:旋绕配线图案,形成在中介片的多层配线结构中的一层配线结构中;和两个终端段,连接至集成电路封装件中的电源线,一个或多个金属配线焊道用作电源噪声滤波器,其中,旋绕配线图案包括形成在中介片的多层配线结构中的一层配线结构中的两个旋绕段,并且两个旋绕段通过形成在中介片的多层配线结构中的第二层配线结构中的连接段串联电连接,其中设置在多层配线结构的一层配线结构与多层配线结构的第二层配线结构之间的通孔层中的通孔建立两个旋绕段之间的电连接。
优选地,旋绕配线图案包括位于两个终端段之间的蛇状部分。
优选地,旋绕配线图案包括位于两个终端段之间的曲折环路部分。
根据本发明的又一方面,提供了一种集成电路封装件,包括:多层中介片,具有安装在其上的一个或多个集成器件,中介片包括多层配线结构;以及一个或多个金属配线焊道,设置在中介片中,一个或多个金属配线焊道的每一个均包括:旋绕配线图案,形成在中介片的多层配线结构中的一层配线结构中;和两个终端段,连接至集成电路封装件中的电源线,其中一个或多个金属配线焊道用作电源噪声滤波器,其中,旋绕配线图案包括:设置在一个配线层上的第一组多条线段;设置在第二配线层上的第二组多条线段,其中,第一组多条线段和第二组多条线段交错配置;和位于第一配线层和第二配线层之间的通孔层中的多个通孔,连接第一组多条线段和第二组多条线段,从而形成蛇状旋绕图案。
优选地,连接第一组多条线段和第二组多条线段的第一配线层和第二配线层之间的通孔层中的多个通孔在通孔层内沿着X方向或Y方向延伸至少100μm,从而形成蛇状旋绕图案,并且多个通孔包括金属配线焊道的总长度的大部分。
优选地,多个通孔至少包括金属配线焊道的总长度的50%。
附图说明
图1是示出其中可以结合本公开的一个或多个金属配线焊道的2.5D/3DIC封装件的一部分的截面图。
图2是其中可以结合本公开的一个或多个金属配线焊道的2.5DIC封装件的实例的示图。
图3示出了根据实施例的一层金属配线焊道。
图4示出了根据另一实施例的一层金属配线焊道。
图5A和图5B示出了根据另一实施例的两层金属配线焊道实施例。
图6A和图6B示出了根据另一实施例的两层金属配线焊道。
图7A和图7B示出了根据另一实施例的两层金属配线焊道。
图8示出了根据实施例的三层金属配线焊道。
图9示出了根据另一实施例的另一三层金属配线焊道。
图10是根据实施例的用于提供金属配线焊道的方法的流程图。
图11示出了根据本公开的通过模拟金属配线焊道得到的R、XL、Z性能值的曲线图。
所有附图均是示意性的并且不是成比例的。
具体实施方式
参照作为整个说明书一部分的附图阅读示例性实施例的描述。在说明书中,诸如“下部”、“上部”、“水平”、“垂直”、“之上”、“之下”、“上”、“下”、“顶部”和“底部”及其派生词(例如,“水平地”、“向下地”、“向上地”等)的相对术语用于表示在下面的描述中所描述或附图所示的定向。这些相对术语是为了描述的方便而不需要以特定定向来构建或操作装置。除非另外明确描述,否则关于连接、耦合等的术语(诸如“连接”和“互连”)是指结构直接固定或附接至另一结构或者通过中间结构间接固定或附接至另一结构的关系以及表示可移动或刚性的连接或关系。
本文公开的是用于在通信***应用中使用的2.5D/3D集成电路(IC)封装件中消除不同的电源噪声并抑制电磁干扰(EMI)的方法。根据实施例,具有旋绕形状的一个或多个旋绕金属配线焊道被结合在2.5D/3DIC封装件的多层中介片的配线结构中。旋绕的金属配线焊道可以结合到IC封装件中的电源线中,并且用作焊道滤波器或噪声滤波器以消除电源线噪声。金属配线焊道被配置为提供适当的阻抗以满足特定IC封装需求的电源噪声减小需求。不同于许多实施为磁珠或诸如铁磁绝缘芯片的离散表面贴装器件的常规阻抗元件,将阻抗元件结合在多层中介片结构中提供了更加紧凑的解决方案和更低的成本。
图1是示出其中可结合本公开的一个或多个金属配线焊道的2.5D/3DIC封装件100的一部分的截面图。IC封装件100包括IC器件110和连接至IC器件的中介片120。通常,可以利用模塑料130密封IC器件110。
中介片120包括多层配线结构。在该示例性中介片120中,多层配线结构包括多个配线层122、124和126以及通孔层121、123和125。配线层122、124和126分别包括由与分别设置在介电材料中的配线层122、124、126相对应的导体材料M1、M2、M3形成的各种配线结构。通孔层121、123和125分别包括设置在非铁氧体聚合介电材料中的多个通孔(在本文分别称作V1、V2、V3)。通孔提供了配线层之间的电连接。第一通孔层121中的通孔V1提供第一配线层122的配线结构与IC器件110之间的电连接。通常,导体材料M1、M2、M3是铜基金属,并且介电材料是一种或多种类型的聚合物。导体材料M1、M2和M3通常是相同的材料,但是它们也可以不同。
根据本公开的实施例,金属配线焊道设置在IC封装件100的中介片120中。金属配线焊道可包括单层图案、两层图案或三层图案,并且可以在金属配线层122、124和126中的一个或多个中形成。
图2是其中可以结合本公开的一个或多个金属配线焊道的2.5DIC封装件200的实例的示意图。IC封装件200包括在一侧上附接一个或多个IC器件201、202和203以及在第二侧上附接一个或多个IC器件204和205的中介片220。在中介片220中可以结合本公开的一个或多个金属配线焊道。
图3示出了根据本公开一个方面的金属配线焊道A的一层实施例。金属配线焊道A具有旋绕配线图案,其形成在由对应M1、M2或M3导电材料形成的三个配线层122、124或126的一层中。金属配线焊道A的旋绕配线图案具有开始于第一终端段A2并结束于第二终端段A3的蛇状部分A1。蛇状部分A1是在曲折的蛇状图案中设置的导体材料的配线轨迹。两个终端段A2和A3提供与IC封装件中的功能电源线的电连接。术语“蛇状”用于描述通常由部分A1所代表的卷绕形状,其中,金属配线来回卷绕,类似于通过移动蛇的身体所形成的形状。
图4示出了金属配线焊道B的另一个一层实施例。金属配线焊道B具有在由对应M1、M2或M3导电材料形成的三个配线层122、124或126中的一层中形成的旋绕配线图案。不同于图3示出的金属配线焊道A,金属配线焊道B的旋绕配线图案具有开始于第一终端段B2、遵循正方形或四边形的轮廓、朝向第一终端段返回并结束于第二终端段B3的曲折环路部分B1。曲折环路部分B1中的导线轨迹以直角弯曲,但是导线轨迹的曲折图案可以是任意形状。两个终端段B2和B3连接至IC封装件中的功能电源线。
图5示出了两层金属配线焊道实施例C和CC。金属配线焊道C具有旋绕配线图案,其具有通过由第二金属配线层124中的M2金属形成的连接段C3串联电连接的两个旋绕段C1和C2,这两个旋绕段由第一配线层122中的M1导电材料形成。两个终端段C4和C5提供与用于IC封装件的功能电源线的电连接。终端段C4和C5同样由第二金属配线层124中的M2导电材料形成。通孔层123中的对应通孔结构(未示出)将旋绕段C1和C2连接至段C3、C4和C5。
金属配线焊道CC具有旋绕配线图案,其通过由第一金属配线层122中的M1导电材料形成的连接段CC3串联电连接的两个旋绕段CC1和CC2,这两个旋绕段由第二配线层124中的M2导电材料形成。两个终端段CC4和CC5提供与用于IC封装件的功能电源线的电连接。终端段CC4和CC5同样由第一金属配线层122中的M1导电材料形成。通孔层123中的对应通孔结构(未示出)将旋绕段CC1和CC2连接至段CC3、CC4和CC5。由于图5是金属配线焊道C和CC的平面图,所以连接M1导电材料结构与M2导电材料结构的通孔结构垂直于附图平面定向,并且隐藏在M1和M2导电材料结构的连接部之间。
图6A和图6B示出了另一两层金属配线焊道实施例D。金属配线焊道D具有四边形轮廓的旋绕配线图案,其具有由第一配线层122中的M1导电材料形成的第一组多个线段D1和由第二配线层124中的M2导电材料形成的第二组多个线段D2。通孔层123中的多个通孔D-via提供第一组线段D1与第二组线段D2之间的电连接,并且形成用于金属配线焊道D的蛇状旋绕图案。第一组线段D1和第二组线段D2如图所示地交错配置,并且通孔D-via将第一组D1和第二组D2中的每条线段与其它组中的两条线段连接。例如,参考图6A,第一组D1中的线段10通过通孔21和22连接至第二组D2中的两条线段31和32。位于金属配线焊道D的方形轮廓边角处的线段12同样如此。唯一的差异在于,线段12在段中部具有弯曲以形成金属配线焊道D的边角部分。通孔D-via被配置为不仅在Z方向(即,垂直于配线层平面的方向)上延伸,而且还沿着平行于配线层平面的方向延伸。在通孔21和22的所述实例中,它们沿着Y方向延伸距离d,以在线段10与线段31和32之间进行连接。两个终端段D3和D4提供与用于IC封装件的功能电源线的电连接。终端段D3由第一配线层122中的M1导电材料形成,而终端段D4由第二配线层124中的M2导电材料形成。图6B示出了金属配线焊道D的等距视图。
图7A和图7B示出了另一两层金属配线焊道实施例E。金属配线焊道E具有形成为蛇状的旋绕配线图案,其具有由第一配线层122中的M1导电材料形成的第一组多个线段E1和由第二配线层124中的M2导电材料形成的第二组多个线段E2。通孔层123中的多个通孔E-via提供第一组线段E1与第二组线段E2之间的电连接,并且形成用于金属配线焊道E的蛇状旋绕图案。通孔E-via沿着通孔层内的X或Y方向(即,平行于配线层平面的方向)延伸至少100μm,从而包括金属配线焊道E总长度的大部分。在一个实施例中,延伸的通孔至少包括金属配线焊道E总长度的50%。第一组和第二组线段E1和E2具有弯曲的构造而非直线段。两个终端段E3和E4提供与用于IC封装件的功能电源线的电连接。
图8示出了根据本公开一个方面的三层金属配线焊道实施例F。金属配线焊道F包括串联电连接的在三个配线层122、124和126的每一个中形成蛇状结构的旋绕配线图案。在第一配线层122中,第一蛇状部分F1由M1导体材料形成。在第二配线层124中,第二蛇状部分F2由M2导体材料形成。在第三配线层126中,第三蛇状部分F3由M3导体材料形成。通过设置在通孔层123中的通孔F-via1提供第一蛇状部分F1与第二蛇状部分F2之间的电连接。通过设置在通孔层125中的通孔F-via2提供第二蛇状部分F2与第三蛇状部分F3之间的电连接。两个终端段F4和F5提供与用于IC封装件的功能电源线的电连接。
图9示出了根据本公开另一方面的另一三层金属配线焊道实施例G。金属配线焊道G包括串联电连接的在三个配线层122、124和126的每一个中的旋绕配线图案。在第一配线层122中,第一旋绕配线图案G1由M1导体材料形成。在第二配线层124中,第二旋绕配线图案G2由M2导体材料形成。在第三配线层126中,第三旋绕配线图案G3由M3导体材料形成。通过设置在通孔层123中的通孔G-via1提供第一旋绕配线图案G1与第二旋绕配线图案G2之间的电连接。通过设置在通孔层125中的通孔G-via2提供第二旋绕配线图案G2与第三旋绕配线图案G3之间的电连接。两个终端段G4和G5提供与用于IC封装件的功能电源线的电连接。如图所示,三个旋绕配线图案G1、G2和G3具有不同尺寸的轮廓,第一旋绕配线图案G1具有最小的轮廓,以及第三旋绕配线图案G3具有最大的轮廓,使得从图8的顶部观看时,第二和第一旋绕配线图案G2和G1嵌套在第三旋绕配线图案G3的轮廓内。这种构造是为金属配线焊道G提供充足金属长度的另一实例,这为焊道提供了适当的R(电阻)和XL(电抗)值。
图10示出了根据实施例的用于提供金属配线焊道的方法的流程图。首先,基于为特定IC封装件限定的性能需求,确定用于金属配线焊道的必需阻抗规格(参见框51)。这在本文称为期望阻抗值。然后,确定应该使用一层、两层或三层金属来为特定IC封装件制造金属配线焊道以产生所需阻抗(参见框52)。根据在给定应用中需要的金属配线焊道阻抗值来确定应该使用一层、两层或三层金属。接下来,进行关于产生所需阻抗的特定IC封装件的金属配线焊道的配线图案(例如,正方形、圆形等)的确定(参见框53)。选择将提供期望配线焊道阻抗值的特定配线图案。在用于金属配线焊道的设计完成以及实施为用于IC封装件的中介片的制造工艺之前,进行计算机模拟以验证通过确定数量的金属层和用于金属配线焊道的配线图案是否满足指定的阻抗(参见框54)。
如果模拟结果表明没有通过特定的金属配线焊道设计参数实现期望阻抗值,则重复框52、53和54中表示的步骤,直到实现具有期望阻抗值的金属配线焊道设计参数。如果模拟结果表明通过特定的金属配线焊道设计参数实现期望阻抗值,则模拟完成,并且设计参数可结合到用于2.5D/3DIC封装件的中介片的制造设计数据中。
图11示出了根据本公开的通过模拟金属配线焊道得到的的102.5MHz处的Z、R和XL(阻抗、电阻和电抗)值的曲线图。用于这种模拟计算的参数Z、R和XL之间的一般关系在本领域中众所周知,并且通过以下公式表示:
tan θ = R s WL s = u s ′ u s ′ ′
Z=XL+Rs L o = 4 πN 2 · 10 - 9 C 1
XL=jWLs
WLs=WL0u′sLo:磁心电感
Rs=WL0u″sC1:磁心因子
本公开的焊道元件可用于IC封装件,尤其可用于2.5D/3D多芯片封装件技术的多层中介片结构,以在通信***应用中消除或充分减少不同的电源噪声并抑制电磁干扰。
尽管已经根据示例性实施例描述了本发明,但并不限于此。相反地,应该广泛解释所附权利要求,以包括可通过本领域技术人员进行的其它变型例和实施例。

Claims (14)

1.一种集成电路封装件,包括:
多层中介片,具有安装在其上的一个或多个集成器件,所述中介片包括多层配线结构;以及
一个或多个金属配线焊道,设置在所述中介片中,所述一个或多个金属配线焊道的每一个均包括:
旋绕配线图案,形成在所述中介片的所述多层配线结构中的一层配线结构中;和
两个终端段,连接至所述集成电路封装件中的电源线,其中,所述一个或多个金属配线焊道用作电源噪声滤波器;
其中,所述旋绕配线图案包括位于所述两个终端段之间的曲折环路部分。
2.根据权利要求1所述的集成电路封装件,其中,所述旋绕配线图案包括位于所述两个终端段之间的蛇状部分。
3.根据权利要求1所述的集成电路封装件,其中,所述旋绕配线图案包括形成在所述中介片的所述多层配线结构中的一层配线结构中的两个旋绕段,并且所述两个旋绕段通过形成在所述中介片的所述多层配线结构中的第二层配线结构中的连接段而串联电连接,其中,设置在所述多层配线结构中的所述一层配线结构与所述多层配线结构中的所述第二层配线结构之间的通孔层中的通孔建立所述两个旋绕段之间的电连接。
4.根据权利要求1所述的集成电路封装件,其中,所述旋绕配线图案包括:
设置在第一配线层上的第一组多条线段;
设置在第二配线层上的第二组多条线段,其中,所述第一组多条线段和所述第二组多条线段交错配置;以及
多个通孔,位于所述第一配线层和所述第二配线层之间的通孔层中,所述多个通孔连接所述第一组多条线段和所述第二组多条线段,从而形成蛇状旋绕图案。
5.根据权利要求4所述的集成电路封装件,其中,连接所述第一组多条线段和所述第二组多条线段的所述第一配线层和所述第二配线层之间的所述通孔层中的多个通孔在所述通孔层内沿着X方向或Y方向延伸至少100μm,从而形成蛇状旋绕图案并包括所述金属配线焊道的总长度的大部分。
6.根据权利要求5所述的集成电路封装件,其中,所述多个通孔至少包括所述金属配线焊道的总长度的50%。
7.根据权利要求1所述的集成电路封装件,其中,所述旋绕配线图案包括:
形成在所述多层配线结构的第一层配线结构中的第一蛇状段;
形成在所述多层配线结构的第二层配线结构中的第二蛇状段;
形成在所述多层配线结构的第三层配线结构中的第三蛇状段;以及
其中,这三个蛇状段串联电连接。
8.根据权利要求7所述的集成电路封装件,其中,所述第一蛇状段和所述第二蛇状段通过设置在所述多层配线结构的所述第一层配线结构和所述第二层配线结构之间的通孔层中的通孔连接,并且所述第二蛇状段和所述第三蛇状段通过设置在所述多层配线结构的所述第二层配线结构和所述第三层配线结构之间的通孔层中的通孔连接。
9.根据权利要求1所述的集成电路封装件,其中,所述旋绕配线图案包括:
形成在所述多层配线结构的第一层配线结构中的第一旋绕配线图案;
形成在所述多层配线结构的第二层配线结构中的第二旋绕配线图案;
形成在所述多层配线结构的第三层配线结构中的第三旋绕配线图案;以及
其中,三个旋绕配线图案通过通孔串联电连接;
其中,三个旋绕配线图案具有不同尺寸的轮廓,所述第一旋绕配线图案具有最小的轮廓,所述第三旋绕配线图案具有最大的轮廓,从而所述第一旋绕配线图案和所述第二旋绕配线图案嵌套在所述第三旋绕配线图案的轮廓内。
10.根据权利要求9所述的集成电路封装件,其中,设置在所述多层配线结构的所述第一层配线结构与所述多层配线结构的所述第二层配线结构之间的通孔层中的第一通孔建立所述第一旋绕配线图案和所述第二旋绕配线图案之间的电连接;以及
设置在所述多层配线结构的所述第二层配线结构与所述多层配线结构的所述第三层配线结构之间的通孔层中的第二通孔建立所述第二旋绕配线图案和所述第三旋绕配线图案之间的电连接。
11.根据权利要求3所述的集成电路封装件,其中,所述旋绕配线图案包括位于所述两个终端段之间的蛇状部分。
12.根据权利要求3所述的集成电路封装件,其中,所述旋绕配线图案包括位于所述两个终端段之间的曲折环路部分。
13.根据权利要求4所述的集成电路封装件,其中,连接所述第一组多条线段和所述第二组多条线段的所述第一配线层和所述第二配线层之间的通孔层中的多个通孔在所述通孔层内沿着X方向或Y方向延伸至少100μm,从而形成蛇状旋绕图案,并且所述多个通孔包括所述金属配线焊道的总长度的大部分。
14.根据权利要求13所述的集成电路封装件,其中,所述多个通孔至少包括所述金属配线焊道的总长度的50%。
CN201210384453.XA 2012-05-29 2012-10-11 用于2.5d/3d芯片封装应用的新焊道 Active CN103456712B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/481,974 2012-05-29
US13/481,974 US9275950B2 (en) 2012-05-29 2012-05-29 Bead for 2.5D/3D chip packaging application

Publications (2)

Publication Number Publication Date
CN103456712A CN103456712A (zh) 2013-12-18
CN103456712B true CN103456712B (zh) 2016-04-06

Family

ID=49669247

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210384453.XA Active CN103456712B (zh) 2012-05-29 2012-10-11 用于2.5d/3d芯片封装应用的新焊道

Country Status (3)

Country Link
US (1) US9275950B2 (zh)
CN (1) CN103456712B (zh)
TW (1) TWI483371B (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9269640B2 (en) 2013-10-31 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Repairing monolithic stacked integrated circuits with a redundant layer and lithography process
US9773754B2 (en) 2014-12-05 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Input output for an integrated circuit
US9379041B2 (en) * 2013-12-11 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fan out package structure
US20160163634A1 (en) * 2014-10-03 2016-06-09 Edward Seymour Power reduced computing
US10283171B2 (en) 2015-03-30 2019-05-07 Taiwan Semicondutor Manufacturing Company, Ltd. Stacked die semiconductor device with separate bit line and bit line bar interconnect structures
US10379156B2 (en) 2015-05-29 2019-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Bump ball testing system and method
US9627411B2 (en) 2015-06-05 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional transistor and methods of manufacturing thereof
US9786618B2 (en) * 2015-11-16 2017-10-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10204205B2 (en) 2016-01-07 2019-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of determining colorability of a semiconductor device and system for implementing the same
US10930603B2 (en) 2016-03-22 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Coaxial through via with novel high isolation cross coupling method for 3D integrated circuits
US10037897B2 (en) 2016-11-29 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Inter-fan-out wafer level packaging with coaxial TIV for 3D IC low-noise packaging
US10043745B2 (en) 2016-04-01 2018-08-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package devices integrated with inductor
US9905471B2 (en) 2016-04-28 2018-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure and method forming trenches with different depths
US10522912B2 (en) * 2016-05-12 2019-12-31 Tdk Corporation Antenna device and mobile wireless device provided with the same
US10222412B2 (en) 2016-06-01 2019-03-05 Taiwan Semiconductor Manufacturing Co., Ltd. IC degradation management circuit, system and method
US10539617B2 (en) 2016-06-02 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Scan architecture for interconnect testing in 3D integrated circuits
US10685911B2 (en) 2016-06-30 2020-06-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and manufacturing method of the same
US9893189B2 (en) 2016-07-13 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method for reducing contact resistance in semiconductor structures
US10163690B2 (en) 2016-11-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. 2-D interconnections for integrated circuits
US10354964B2 (en) * 2017-02-24 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated devices in semiconductor packages and methods of forming same
US10923417B2 (en) * 2017-04-26 2021-02-16 Taiwan Semiconductor Manufacturing Company Limited Integrated fan-out package with 3D magnetic core inductor
KR102659280B1 (ko) 2018-06-21 2024-04-22 삼성전자주식회사 캐비티를 포함하는 안테나 모듈
US11172142B2 (en) 2018-09-25 2021-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor for sensing LED light with reduced flickering
US10861808B2 (en) 2018-11-21 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structure of dies with dangling bonds
US11239193B2 (en) 2020-01-17 2022-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
KR20220030638A (ko) 2020-09-03 2022-03-11 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6041312A (ja) 1983-08-16 1985-03-05 Tdk Corp 回路素子
JP4216917B2 (ja) 1997-11-21 2009-01-28 Tdk株式会社 チップビーズ素子およびその製造方法
US6264476B1 (en) * 1999-12-09 2001-07-24 High Connection Density, Inc. Wire segment based interposer for high frequency electrical connection
JP5057259B2 (ja) 2001-06-06 2012-10-24 小宮 邦文 コイルフィルタ及びその製造方法
JP2005347286A (ja) * 2002-05-29 2005-12-15 Ajinomoto Co Inc コイル内蔵多層基板、半導体チップ、及びそれらの製造方法
JP4141881B2 (ja) 2003-04-04 2008-08-27 シャープ株式会社 集積回路
CN1681119A (zh) 2004-04-09 2005-10-12 曾世宪 Ic装置及其制造方法
JP2006173415A (ja) * 2004-12-16 2006-06-29 Keio Gijuku 電子回路

Also Published As

Publication number Publication date
TW201349429A (zh) 2013-12-01
US9275950B2 (en) 2016-03-01
TWI483371B (zh) 2015-05-01
US20130320553A1 (en) 2013-12-05
CN103456712A (zh) 2013-12-18

Similar Documents

Publication Publication Date Title
CN103456712B (zh) 用于2.5d/3d芯片封装应用的新焊道
JP5960665B2 (ja) リッツ線を構成するための方法
CN102751260B (zh) 沿垂直平面延伸的紧凑立式电感器
JP5730841B2 (ja) コイル部品及びその製造方法
US7479863B2 (en) Jointless windings for transformers
JP6627648B2 (ja) 回路基板及びこれを用いた電子回路モジュール
CN105990931A (zh) 马达绕组
JP2014072529A5 (zh)
JP2003534657A (ja) スロット付きコア変圧器およびインダクタ
CN107452710A (zh) 交错式变压器及其制造方法
WO2008037634A1 (en) Design rules for on-chip inductors
JP6501424B2 (ja) ノイズ除去フィルタ
JP2010147043A (ja) インダクタモジュール、回路モジュール
JP2013004973A (ja) 撚り合わされた導線を有する集積回路インダクター
CN107591235A (zh) 电子部件
CN102738124A (zh) 新型的分形图案接地屏蔽结构
JP2008112974A (ja) 半導体容量素子
JP2013531369A (ja) 半導電性基板上の高q縦型リボンインダクタ
CN112233886B (zh) 一种磁芯、磁集成器件、线路板及其磁集成器件制作方法
CN103873006A (zh) 实现为单绕组的串联电感器阵列及包括其的滤波器
CN105957691A (zh) 立体绕线电感、变压器、均衡器和lc滤波器
CN207134191U (zh) 连接器模块
CN108269677A (zh) 片上变压器
CN112752401A (zh) 一种印制电路板式多点可变电感线圈及其制作方法
CN106341097B (zh) 共模滤波器与电路结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant