CN103456645B - 先蚀后封三维***级芯片正装堆叠封装结构及工艺方法 - Google Patents

先蚀后封三维***级芯片正装堆叠封装结构及工艺方法 Download PDF

Info

Publication number
CN103456645B
CN103456645B CN201310340538.2A CN201310340538A CN103456645B CN 103456645 B CN103456645 B CN 103456645B CN 201310340538 A CN201310340538 A CN 201310340538A CN 103456645 B CN103456645 B CN 103456645B
Authority
CN
China
Prior art keywords
photoresistance film
metal substrate
back side
pin
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310340538.2A
Other languages
English (en)
Other versions
CN103456645A (zh
Inventor
梁志忠
王亚琴
章春燕
林煜斌
张友海
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jiangsu Zunyang Electronic Technology Co ltd
Original Assignee
Jiangyin Xinzhilian Electronics Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangyin Xinzhilian Electronics Technology Co ltd filed Critical Jiangyin Xinzhilian Electronics Technology Co ltd
Priority to CN201310340538.2A priority Critical patent/CN103456645B/zh
Publication of CN103456645A publication Critical patent/CN103456645A/zh
Priority to US14/901,483 priority patent/US9633985B2/en
Priority to DE112014003808.3T priority patent/DE112014003808B4/de
Priority to PCT/CN2014/000020 priority patent/WO2015018174A1/en
Application granted granted Critical
Publication of CN103456645B publication Critical patent/CN103456645B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4885—Wire-like parts or pins
    • H01L21/4889—Connection or disconnection of other leads to or from wire-like parts, e.g. wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3178—Coating or filling in grooves made in the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1029—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明涉及一种先蚀后封三维***级芯片正装堆叠封装结构及工艺方法，它包括基岛和引脚，在所述基岛的正面通过或导电或不导电物质设置有芯片，所述芯片正面与引脚正面之间用金属线相连接，在所述引脚正面设置有导电柱子，所述基岛***的区域、基岛和引脚之间的区域、引脚与引脚之间的区域、基岛和引脚上部的区域、基岛和引脚下部的区域以及芯片、金属线和导电柱子外均包封有塑封料，在所述导电柱子顶部或引脚背面通过导电物质设置有封装体。本发明的有益效果是：它能够解决传统基板封装堆叠由于底层基板焊盘低于底层塑封面而造成的封装体间互联焊球质量难以控制的问题。

Description

先蚀后封三维***级芯片正装堆叠封装结构及工艺方法
技术领域
本发明涉及一种先蚀后封三维***级芯片正装堆叠封装结构及工艺方法。属于半导体封装技术领域。
背景技术
传统常见的PoP封装体堆叠结构即底层逻辑器件基板封装上堆叠顶层存储器件基板封装，底层器件与顶层器件之间通过焊球的贴装、回流焊实现两个封装体的堆叠与电性互联，如图81。
上述PoP(封裝体堆疊封裝体)封装结构存在以下不足：
1、底层封装体与顶层封装体互联的焊盘位于底层封装体的基板上，低于底层封装体的塑封面，所以底部封装体的模塑高度受限于顶部封装体底面的金属锡球尺寸与高度，从而限制底层封装体内部芯片堆叠的层数。相应地，顶层封装体外脚也不能植入单颗小尺寸焊球，否则顶层封装体的焊球高度过小而无法与底层封装体的焊盘实现互联，如图82。
2、底部封装体与顶部封装体之间通过顶层封装体外脚的金属锡球互联，回流焊后金属锡球会产生热变形，顶层封装焊球间距会比回流焊前小，如图83，为避免焊球间的短路，所以不能采用顶层封装为FinePitch(細間距)的封装堆叠。
3、基板封装体堆叠如果为减小球间距采用多颗小金属锡球堆叠进行互联，在贴装堆叠的过程中对位困难，容易造成精度偏差（如图84）或是上球体滑落，影响贴装良率。
4、基板封装体堆叠采用多颗小金属锡球堆叠进行互联，经过回流焊，小金属锡球发生不同的热形变，容易造成锡球位移偏差甚至會造成短路。
发明内容
本发明的目的在于克服上述不足，提供一种先封后蚀芯片正装三维***级封装结构及工艺方法，它能够解决传统基板封装堆叠由于底层基板焊盘低于底层塑封面而造成的封装体间互联焊球质量难以控制的问题。
本发明的目的是这样实现的：一种先蚀后封三维***级芯片正装堆叠封装的工艺方法，所述方法包括如下步骤：
步骤一、取金属基板
步骤二、金属基板表面预镀微铜层
步骤三、贴光阻膜作业
在完成预镀微铜层的金属基板正面及背面分别贴上可进行曝光显影的光阻膜；
步骤四、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤三完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形；
步骤五、电镀金属线路层
在步骤四中金属基板背面去除部分光阻膜的区域内电镀上金属线路层；
步骤六、贴光阻膜作业
在步骤五中金属基板背面贴上可进行曝光显影的光阻膜；
步骤七、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤六完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形；
步骤八、电镀高导电金属线路层
在步骤七中金属基板背面去除部分光阻膜的区域内电镀上高导电金属线路层，形成相应的基岛和引脚；
步骤九、去除光阻膜
去除金属基板表面的光阻膜；
步骤十、环氧树脂塑封
在金属基板背面的金属线路层表面利用环氧树脂材料进行塑封保护；
步骤十一、环氧树脂表面研磨
在完成环氧树脂塑封后进行环氧树脂表面研磨；
步骤十二、贴光阻膜作业
在完成步骤十一的金属基板正面和背面贴上可进行曝光显影的光阻膜；
步骤十三、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤十二完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行蚀刻的区域图形；
步骤十四、化学蚀刻
将步骤十三中金属基板正面完成曝光显影的区域进行化学蚀刻；
步骤十五、贴光阻膜作业
在完成步骤十四的金属基板正面和背面贴上可进行曝光显影的光阻膜；
步骤十六、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤十五完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行电镀的区域图形；
步骤十七、电镀金属柱子
在步骤十六中金属基板正面去除部分光阻膜的区域内电镀上金属柱子；
步骤十八、去除光阻膜
去除金属基板表面的光阻膜；
步骤十九、涂覆粘结物质
在步骤八形成的基岛正面涂覆导电或不导电粘结物质；
步骤二十、装片
在步骤十九的导电或不导电粘结物质上植入芯片；
步骤二十一、金属线键合
在芯片正面与引脚正面之间进行键合金属线作业；
步骤二十二、包封
将步骤二十一中的金属基板正面采用塑封料进行塑封；
步骤二十三、环氧树脂表面研磨
在完成步骤二十二的环氧树脂塑封后进行环氧树脂表面研磨；
步骤二十四、电镀抗氧化金属层或批覆抗氧化剂(OSP)
在完成步骤二十三后的金属基板表面裸露在外的金属进行电镀抗氧化金属层或批覆抗氧化剂(OSP)。
步骤二十五、堆叠封装体
在步骤二十四的金属柱子顶部或引脚背面堆叠封装体。
步骤二十六、切割成品
将步骤二十五完成封装体堆叠的半成品进行切割作业，制得先蚀后封三维***级芯片正装堆叠封装结构。
一种先蚀后封三维***级芯片正装堆叠封装结构，它包括基岛和引脚，在所述基岛的正面导电或不导电物质分别设置有芯片，所述芯片的正面与引脚的正面之间用金属线相连接，在所述引脚正面设置有导电柱子，所述基岛***的区域、基岛和引脚之间的区域、引脚与引脚之间的区域、基岛和引脚上部的区域、基岛和引脚下部的区域以及芯片、金属线和导电柱子外均包封有塑封料，所述塑封料与导电柱子的顶部齐平，在所述引脚和导电柱子露出塑封料的表面镀有抗氧化层或被覆抗氧化剂，在所述导电柱子顶部或引脚背面通过导电物质设置有封装体。
一种先蚀后封三维***级芯片正装堆叠封装结构，它包括基岛和引脚，在所述基岛的正面导电或不导电物质分别设置有芯片，所述芯片的正面与引脚的正面之间用金属线相连接，在所述引脚正面设置有导电柱子，所述基岛***的区域、基岛和引脚之间的区域、引脚与引脚之间的区域、基岛和引脚上部的区域、基岛和引脚下部的区域以及芯片、金属线和导电柱子外均包封有塑封料，所述塑封料与导电柱子的顶部齐平，在所述引脚和导电柱子露出塑封料的表面镀有抗氧化层或被覆抗氧化剂，在所述导电柱子顶部或引脚背面通过第一金属球设置有封装体。
所述封装体的外脚为脚，所述平脚与导电柱子或引脚背面之间设置有导电物质。
所述封装体的外脚为L型外脚，所述L型外脚与导电柱子或引脚背面之间设置有导电物质。
所述封装体的外脚为J型外脚，所述J型外脚与导电柱子或引脚背面之间设置有导电物质。
在所述导电柱子顶部或引脚背面设置有第二金属球。
所述封装体包括引线框结构和封装体结构，所述封装体结构堆叠于引线框结构上。
一种先蚀后封三维***级芯片正装堆叠封装的工艺方法，所述方法包括如下步骤：
步骤一、取金属基板
步骤二、金属基板表面预镀微铜层
步骤三、贴光阻膜作业
在完成预镀微铜层的金属基板正面及背面分别贴上可进行曝光显影的光阻膜；
步骤四、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤三完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形；
步骤五、电镀第一金属线路层
在步骤四中金属基板背面去除部分光阻膜的区域内电镀上第一金属线路层；
步骤六、贴光阻膜作业
在步骤五中金属基板背面贴上可进行曝光显影的光阻膜；
步骤七、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤六完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形；
步骤八、电镀第二金属线路层
在步骤七中金属基板背面去除部分光阻膜的区域内电镀上第二金属线路层作为用以连接第一金属线路层与第三金属线路层的导电柱子；
步骤九、去除光阻膜
去除金属基板表面的光阻膜；
步骤十、贴压不导电胶膜作业
在金属基板背面贴压一层不导电胶膜；
步骤十一、研磨不导电胶膜表面
在完成不导电胶膜贴压后进行表面研磨；
步骤十二、不导电胶膜表面金属化预处理
对不导电胶膜表面进行金属化预处理；
步骤十三、贴光阻膜作业
在步骤十二中金属基板正面和背面贴上可进行曝光显影的光阻膜；
步骤十四、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤十三完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行蚀刻的区域图形；
步骤十五、蚀刻作业
在步骤十四完成光阻膜开窗后的区域进行蚀刻作业；
步骤十六、金属基板背面去除光阻膜
去除金属基板背面的光阻膜，以露出后续需要进行被电镀的金属区域图形；
步骤十七、电镀第三金属线路层
在步骤十六的金属基板背面进行第三金属线路层的电镀工作；
步骤十八、贴光阻膜作业
在步骤十七的金属基板背面贴上可进行曝光显影的光阻膜；
步骤十九、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤十八完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形；
步骤二十、电镀第四金属线路层
在步骤十九中金属基板背面去除部分光阻膜的区域内电镀上第四金属线路层作为用以连接第三金属线路层与第五金属线路层的导电柱子；
步骤二十一、去除光阻膜
去除金属基板表面的光阻膜；
步骤二十二、贴压不导电胶膜作业
在金属基板背面贴压一层不导电胶膜；
步骤二十三、研磨不导电胶膜表面
在完成不导电胶膜贴压后进行表面研磨；
步骤二十四、不导电胶膜表面金属化预处理
对不导电胶膜表面进行金属化预处理；
步骤二十五、贴光阻膜作业
在步骤二十四中金属基板正面和背面贴上可进行曝光显影的光阻膜；
步骤二十六、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤二十五完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行蚀刻的区域图形；
步骤二十七、蚀刻作业
在步骤二十六完成光阻膜开窗后的区域进行蚀刻作业；
步骤二十八、金属基板背面去除光阻膜
去除金属基板背面的光阻膜；
步骤二十九、电镀第五金属线路层
在步骤二十八的金属基板背面进行第五金属线路层的电镀工作，第五金属线路层电镀完成后即在金属基板上形成相应的基岛和引脚；
步骤三十、贴压不导电胶膜作业
在金属基板背面贴压一层不导电胶膜；
步骤三十一、研磨不导电胶膜表面
在完成不导电胶膜贴压后进行表面研磨，以露出第五金属线路层表面；
步骤三十二、贴光阻膜作业
在步骤三十一中金属基板正面贴上可进行曝光显影的光阻膜；
步骤三十三、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤三十二完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行蚀刻的区域图形；
步骤三十四、化学蚀刻
将步骤三十三金属基板正面完成曝光显影的区域进行化学蚀刻，化学蚀刻直至金属线路层为止；
步骤三十五、贴光阻膜作业
在步骤三十四中完成化学蚀刻的金属基板正面贴上可进行曝光显影的光阻膜；
步骤三十六、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤三十五完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行电镀的区域图形；
步骤三十七、电镀金属柱子
在步骤三十六中金属基板正面去除部分光阻膜的区域内电镀上金属柱子；
步骤三十八、去除光阻膜
去除金属基板表面的光阻膜；
步骤三十九、涂覆粘结物质
在完成步骤三十八的基岛正面涂覆导电或不导电粘结物质；
步骤四十、装片
在步骤三十九的导电或不导电粘结物质上植入芯片；
步骤四十一线键合
在芯片正面与引脚正面之间进行键合金属线作业；
步骤四十二、包封
将步骤四十一、金属基板正面采用环氧树脂(俗称塑封料)进行塑封；
步骤四十三、环氧树脂表面研磨
在完成步骤四十二的环氧树脂塑封后进行环氧树脂表面研磨；
步骤四十四、电镀抗氧化金属层或批覆抗氧化剂(OSP)
在完成步骤四十三后的金属基板表面裸露在外的金属进行电镀抗氧化金属层或批覆抗氧化剂(OSP)。
步骤四十五、堆叠封装体
在完成步骤四十四的金属柱子顶部或引脚背面设置封装体。
步骤四十六、切割成品
将步骤四十五完成封装体堆叠的半成品进行切割作业，制得先蚀后封三维***级芯片堆叠正装封装结构。
所述步骤六到步骤十七可重复操作，形成更多层的金属线路层。
与现有技术相比，本发明具有以下有益效果：
1、本发明通过埋入物件的三维金属线路复合式基板堆叠封装体，该三维金属线路复合基板夹层本身可以埋入物件，所以该三维***级金属线路基板可以直接堆叠封装体即可实现PoP（封装体堆叠封装体）***级功能整合封装；
2、三维***级金属线路复合式基板与封装体之间通过基板上的导电柱子或者RDL（重布线）线路节点进行互联。而导电柱子或者RDL（重布线）线路节点都露出于基板塑封表面，所以三维***级金属线路基板与顶层封装体之间可以不植金属球，可以直接灵活堆叠任何封装形式的器件包括被动组件如电阻、电容、电感等；
3、三维***级金属线路基板的导电柱子或RDL（重布线）线路节点都露出于基板塑封表面，所以基板厚度不会受限于互联节点的高度，基板内部可以根据需要堆叠埋入多层芯片或被动组件；
4、三维***级金属线路基板的导电柱子或（重布线）线路节点都露出于基板塑封表面，所以顶层封装体外脚可以采用小金属球与导电柱子进行互联，如图85。
5、三维***级金属线路基板与封装体之间通过基板上的导电柱子进行互联，所以回流焊前后导电柱子不会发生热形变，从而不需要为避免回流焊后导电柱子互相短路而增加导电柱子之间的间距，方便堆叠密间距的封装体。
附图说明
图1~图26为本发明先蚀后封三维***级芯片正装堆叠封装工艺方法的各工序示意图。
图27为本发明先蚀后封三维***级芯片正装堆叠封装结构实施例1的示意图。
图28为本发明先蚀后封三维***级芯片正装堆叠封装结构实施例2的示意图。
图29为本发明先蚀后封三维***级芯片正装堆叠封装结构实施例3的示意图。
图30为本发明先蚀后封三维***级芯片正装堆叠封装结构实施例4的示意图。
图31、图32为本发明蚀后封三维***级芯片正装堆叠封装结构实施例5的示意图。
图33~图78为本发明先蚀后封三维***级芯片正装堆叠封装结构实施例6的工艺流程图。
图79为本发明先蚀后封三维***级芯片正装堆叠封装结构实施例6的示意图。
图80为本发明先蚀后封三维***级芯片正装堆叠封装结构实施例7的示意图。
图81为传统PoP（封装体堆叠封装体）基板封装体堆叠结构的示意图。
图82为传统PoP（封装体堆叠封装体）基板封装体堆叠结构中顶层封装体的焊球高度过小而无法与底层封装体的焊盘实现互联的示意图。
图83为传统PoP（封装体堆叠封装体）基板封装体堆叠结构中回流焊后焊球热变形而无法实现密间距封装堆叠的示意图。
图84为采用多个小金属锡球堆叠对位偏移的示意图。
图85为本发明顶层封装体外脚可以采用小金属球与三维***级金属线路基板进行互联的示意图。
其中：
基岛1
引脚2
导电或不导电粘结物质3
芯片4
金属线5
导电柱子6
塑封料7
抗氧化层或批覆抗氧化剂8
封装体9
导电物质10
平脚11
J型脚12
L型脚13
第一金属球14
第二金属球15
引线框结构16
封装体结构17
不导电胶膜18。
具体实施方式
本发明一种先蚀后封三维***级芯片正装堆叠封装结构及工艺方法如下：
实施例1、单层线路单芯片正装单圈引脚
参见图27，为本发明先蚀后封三维***级芯片正装堆叠封装结构实施例1的结构示意图，它包括基岛1和引脚2，所述基岛1的正面通过导电或不导电粘结物质3设置有芯片4，所述芯片4的正面与引脚2的正面之间用金属线5相连接，在所述引脚2正面设置有导电柱子6，所述基岛1***的区域、基岛1和引脚2之间的区域、引脚2与引脚2之间的区域、基岛1和引脚2上部的区域、基岛1和引脚2下部的区域以及芯片4、金属线5和导电柱子6外均包封有塑封料7，所述塑封料7与导电柱子6的顶部齐平，在所述基岛1、引脚2和导电柱子6露出塑封料7的表面镀有抗氧化层或批覆抗氧化剂(OSP)8，在所述导电柱子6顶部或引脚2背面设置有封装体9，所述封装体9的外脚为平脚11，所述平脚11与导电柱子6或引脚2之间设置有导电物质10。
其工艺方法如下：
步骤一、取金属基板
参见图1，取一片厚度合适的金属基板，此板材使用的目的只是为线路制作与后续封装支撑线路层结构所使用的过渡性材料，此板材的材质主要是以金属材料为主,而金属材料的材质可以是铜材﹑铁材﹑镀锌材﹑不锈钢材﹑铝材或可以达到导电功能的金属物质或非全金属物质等。
步骤二、金属基板表面预镀微铜层
参见图2，在金属基板表面预镀微铜层，微铜层厚度在2~10微米,依据功能需要也可以减薄或是增厚,主要是为了后续线路制作时使线路层与金属基板能够紧密接合,电镀的方式可以采用化学沉积或是电解电镀。
步骤三、贴光阻膜作业
参见图3，在完成预镀微铜层的金属基板正面及背面分别贴上可进行曝光显影的光阻膜，以保护后续的电镀金属层工艺作业，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤四、金属基板背面去除部分光阻膜
参见图4，利用曝光显影设备将步骤三完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形。
步骤五、电镀金属线路层
参见图5，在步骤四中金属基板背面去除部分光阻膜的区域内电镀上金属线路层，金属线路层材料可以是铜、铝、镍、银、金、铜银、镍金、镍钯金(通常5~20微米，可以根据不同特性变换电镀的厚度)等材料，当然其它可以导电的金属物质都可以使用，并不局限铜、铝、镍、银、金、铜银、镍金、镍钯金等金属材料，电镀方式可以是化学沉积或是电解电镀方式。
步骤六、贴光阻膜作业
参见图6，在步骤五中金属基板背面贴上可进行曝光显影的光阻膜，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤七、金属基板背面去除部分光阻膜
参见图7，利用曝光显影设备将步骤六完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形。
步骤八、电镀高导电金属线路层
参见图8，在步骤七中金属基板背面去除部分光阻膜的区域内电镀高导电金属线路层，形成相应的基岛和引脚，高导电金属线路层的材料可以是铜、铝、镍、银、金、铜银、镍金、镍钯金等材料，当然其它可以导电的金属物质都可以使用，并不局限铜、铝、镍、银、金、铜银、镍金、镍钯金等金属材料，电镀方式可以使化学沉积或是电解电镀方式。
步骤九、去除光阻膜
参见图9，去除金属基板表面的光阻膜，去除光阻膜的方法可采用化学药水软化并采用高压水冲洗的方式去除光阻膜。
步骤十、环氧树脂塑封
参见图10，在金属基板背面的金属线路层和高导电金属线路层表面利用环氧树脂材料进行塑封保护，环氧树脂材料可以依据产品特性选择有填料或是没有填料的种类，塑封方式可以采用模具灌胶方式、喷涂设备喷涂方式、贴膜方式或是刷胶的方式。
步骤十一、环氧树脂表面研磨
参见图11，在完成环氧树脂塑封后进行环氧树脂表面研磨,目的是使外脚功能用的高导电金属线路层露出塑封体表面以及控制环氧树脂的厚度。
步骤十二、贴光阻膜作业
参见图12，在完成步骤十一的金属基板正面和背面贴上可进行曝光显影的光阻膜，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤十三、金属基板正面去除部分光阻膜
参见图13，利用曝光显影设备将步骤十二完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行蚀刻的区域图形。
步骤十四、化学蚀刻
参见图14，将步骤十三中金属基板正面完成曝光显影的区域进行化学蚀刻，化学蚀刻直至金属线路层为止，蚀刻药水可以采用氯化铜或是氯化铁或是可以进行化学蚀刻的药水。
步骤十五、贴光阻膜作业
参见图15，在完成步骤十四的金属基板正面和背面贴上可进行曝光显影的光阻膜，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤十六、金属基板正面去除部分光阻膜
参见图16，利用曝光显影设备将步骤十五完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行电镀的区域图形。
步骤十七、电镀金属柱子
参见图17，在步骤十六中金属基板正面去除部分光阻膜的区域内电镀上金属柱子，金属柱子的材料可以是铜、铝、镍、银、金、铜银、镍金、镍钯金等材料，当然其它可以导电的金属物质都可以使用，并不局限铜、铝、镍、银、金、铜银、镍金、镍钯金等金属材料，电镀方式可以使化学沉积或是电解电镀方式。
步骤十八、去除光阻膜
参见图18，去除金属基板表面的光阻膜，去除光阻膜的方法可采用化学药水软化并采用高压水冲洗的方式去除光阻膜。
步骤十九、涂覆粘结物质
参见图19，在步骤十八的基岛正面涂覆导电或不导电粘结物质，目的是为后续芯片植入后与基岛的接合。
步骤二十、装片
参见图20，在步骤十九的导电或不导电粘结物质上植入芯片。
步骤二十一、金属线键合
参见图21，在芯片正面与引脚正面之间进行键合金属线作业，所述金属线的材料采用金、银、铜、铝或是合金的材料，金属丝的形状可以是丝状也可以是带状。
步骤二十二、包封
参见图22，将步骤二十一中的金属基板正面采用塑封料进行塑封，塑封方式可以采用模具灌胶方式、喷涂设备喷涂方式或是用贴膜方式，所述塑封料可以采用有填料物质或是无填料物质的环氧树脂。
步骤二十三、环氧树脂表面研磨
参见图23，在完成步骤二十二的环氧树脂塑封后进行环氧树脂表面研磨,目的是使金属柱子露出塑封体表面以及控制环氧树脂的厚度。
步骤二十四、电镀抗氧化金属层或是被覆抗氧化剂(OSP)
参见图24，在完成步骤二十三后的金属基板表面裸露在外的金属进行电镀抗氧化金属层，防止金属氧化，如金、镍金、镍钯金、锡或是被覆抗氧化剂(OSP)。
步骤二十五、堆叠封装体
参见图25，在步骤二十四的金属柱子或引脚背面涂覆导电物质或植入第一金属球，再将封装体堆叠到金属柱子或引脚背面，最后经过回流焊。
步骤二十六、切割成品
参见图26，将步骤二十八完成包封的半成品进行切割作业，使原本以阵列式集合体方式集成在一起并含有芯片的塑封体模块一颗颗切割独立开来，制得先蚀后封三维***级芯片正装堆叠封装结构，可采用常规的钻石刀片以及常规的切割设备即可。
实施例2、堆叠J型脚封装体
参见图28，为本发明先蚀后封三维***级芯片正装堆叠封装结构实施例2的结构示意图，实施例2与实施例1的不同之处在于：所述封装体9的外角为J型脚。
实施例3、堆叠L型脚封装体
参见图29，为本发明先蚀后封三维***级芯片正装堆叠封装结构实施例3的结构示意图，实施例3与实施例1的不同之处在于：所述封装体9的外角为L型脚。
实施例4、金属球堆叠封装体
参见图30，为本发明先蚀后封三维***级芯片正装堆叠封装结构实施例4的结构示意图，实施例4与实施例1的不同之处在于：所述封装体9通过第一金属球14堆叠于导电柱子。
实施例5、堆叠封装体凸点结构
参见图31、图32，为本发明先蚀后封三维***级芯片正装堆叠封装结构实施例5的结构示意图，实施例5与实施例1的不同之处在于：在所述导电柱子6顶部或引脚2背面设置有第二金属球15。
实施例6、多层线路单芯片正装单圈引脚
参见图77，为本发明先蚀后封三维***级芯片正装堆叠封装结构实施例6的结构示意图，实施例6与实施例1的不同之处在于：所述基岛1或引脚2包括多层金属线路层，相邻两层金属线路层之间通过导电柱子相连接，相邻线路与线路之间通过不导电胶膜18进行绝缘，所述基岛1的正面通过导电或不导电粘结物质3设置芯片4，在所述引脚2背面设置有导电柱子6。
其工艺方法如下：
步骤一、取金属基板
参见图33，取一片厚度合适的金属基板，此板材使用的目的只是为线路制作与后续封装支撑线路层结构所使用的过渡性材料，此板材的材质主要是以金属材料为主,而金属材料的材质可以是铜材﹑铁材﹑镀锌材﹑不锈钢材﹑铝材或可以达到导电功能的金属物质或非金属物质等。
步骤二、金属基板表面预镀微铜层
参见图34，在金属基板表面预镀微铜层，微铜层厚度在2~10微米,依据功能需要也可以减薄或是增厚,主要是为了后续线路制作时使线路层与金属基板能够紧密接合,电镀的方式可以采用化学沉积或是电解电镀。
步骤三、贴光阻膜作业
参见图35，在完成预镀微铜层的金属基板正面及背面分别贴上可进行曝光显影的光阻膜，以保护后续的电镀金属层工艺作业，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤四、金属基板背面去除部分光阻膜
参见图36，利用曝光显影设备将步骤三完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形。
步骤五、电镀第一金属线路层
参见图37，在步骤四中金属基板背面去除部分光阻膜的区域内电镀上第一金属线路层，第一金属线路层材料可以是铜、铝、镍、银、金、铜银、镍金、镍钯金(通常5~20微米，可以根据不同特性变换电镀的厚度)等材料，当然其它可以导电的金属物质都可以使用，并不局限铜、铝、镍、银、金、铜银、镍金、镍钯金等金属材料，电镀方式可以是化学沉积或是电解电镀方式。
步骤六、贴光阻膜作业
参见图38，在步骤五中金属基板背面贴上可进行曝光显影的光阻膜，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤七、金属基板背面去除部分光阻膜
参见图39，利用曝光显影设备将步骤六完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形。
步骤八、电镀第二金属线路层
参见图40，在步骤七中金属基板背面去除部分光阻膜的区域内电镀上第二金属线路层作为用以连接第一金属线路层与第三金属线路层的导电柱子，金属线路层的材质可采用铜、镍金、镍钯金、银、金或是锡金属，电镀方式可以使化学沉积或是电解电镀方式。
步骤九、去除光阻膜
参见图41，去除金属基板表面的光阻膜，目的是为后续进行不导电胶膜作业，去除光阻膜的方法可采用化学药水软化并采用高压水冲洗的方式去除光阻膜。
步骤十、贴压不导电胶膜作业
参见图42，在金属基板背面（有线路层的区域）贴压一层不导电胶膜，目的是要为第一金属线路层与第三金属线路层进行绝缘，贴压不导电胶膜的方式可以采用常规的滚压设备,或在真空的环境下进行贴压，以防止贴压过程产生空气的残留，不导电胶膜主要是热固型环氧树脂，而环氧树脂可以依据产品特性采用没有填料或是有填料的不导电胶膜，环氧树脂的颜色可以依据产品特性进行染色处理。
步骤十一、研磨不导电胶膜表面
参见图43，在完成不导电胶膜贴压后进行表面研磨,目的是要露出第二金属线路层，维持不导电胶膜与第二金属线路层的平整度以及控制不导电胶膜的厚度。
步骤十二、不导电胶膜表面金属化预处理
参见图44，对不导电胶膜表面进行金属化预处理，使其表面附着上一层金属化高分子材料，目的是作为后续金属材料能够镀上去的触媒转换，附着金属化高分子材料可以采用喷涂、等离子震荡、表面粗化等再行烘干即可；
步骤十三、贴光阻膜作业
参见图45，在步骤十二中金属基板正面和背面贴上可进行曝光显影的光阻膜，以保护后续的第三金属线路层的电镀工艺作业，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤十四、金属基板背面去除部分光阻膜
参见图46，利用曝光显影设备将步骤十三完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行蚀刻的区域图形。
步骤十五、蚀刻作业
参见图47，在步骤十四完成光阻膜开窗后的区域进行蚀刻作业，其目的是将要保留的金属线路以外的金属区域腐蚀干净，进行蚀刻的方法可以是氯化铜或是氯化铁或是可以进行化学蚀刻的药水的工艺方式。
步骤十六、金属基板背面去除光阻膜
参见图48，去除金属基板背面的光阻膜，以露出后续需要进行被电镀的金属区域图形。
步骤十七、电镀第三金属线路层
参见图49，在步骤十六的金属基板背面进行第三金属线路层的电镀工作，第三金属线路层的材质可以是铜、镍金、镍钯金、银、金或是锡金属，电镀方式可以是化学沉积加电解电镀或是全部使用化学沉积方式镀出需要的厚度。
步骤十八、贴光阻膜作业
参见图50，在步骤十七的金属基板背面贴上可进行曝光显影的光阻膜，目的是为后续金属线路层的制作，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤十九、金属基板背面去除部分光阻膜
参见图51，利用曝光显影设备将步骤十八完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形。
步骤二十、电镀第四金属线路层
参见图52，在步骤十九中金属基板背面去除部分光阻膜的区域内电镀上第四金属线路层作为用以连接第三金属线路层与第五金属线路层的导电柱子，金属线路层的材质可采用铜、镍金、镍钯金、银、金或是锡金属，电镀方式可以使化学沉积或是电解电镀方式。
步骤二十一、去除光阻膜
参见图53，去除金属基板表面的光阻膜，目的是为后续进行不导电胶膜作业，去除光阻膜的方法可采用化学药水软化并采用高压水冲洗的方式去除光阻膜。
步骤二十二、贴压不导电胶膜作业
参见图54，在金属基板背面（有线路层的区域）贴压一层不导电胶膜，目的是要为第三金属线路层与第五金属线路层进行绝缘，贴压不导电胶膜的方式可以采用常规的滚压设备,或在真空的环境下进行贴压，以防止贴压过程产生空气的残留，不导电胶膜主要是热固型环氧树脂，而环氧树脂可以依据产品特性采用没有填料或是有填料的不导电胶膜，环氧树脂的颜色可以依据产品特性进行染色处理。
步骤二十三、研磨不导电胶膜表面
参见图55，在完成不导电胶膜贴压后进行表面研磨,目的是要露出第四金属线路层，维持不导电胶膜与第四金属线路层的平整度以及控制不导电胶膜的厚度。
步骤二十四、不导电胶膜表面金属化预处理
参见图56，对不导电胶膜表面进行金属化预处理，使其表面附着上一层金属化高分子材料，目的是作为后续金属材料能够镀上去的触媒转换，附着金属化高分子材料可以采用喷涂、等离子震荡、表面粗化等再行烘干即可；
步骤二十五、贴光阻膜作业
参见图57，在步骤二十四中金属基板正面和背面贴上可进行曝光显影的光阻膜，以保护后续的第五金属线路层的电镀工艺作业，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤二十六、金属基板背面去除部分光阻膜
参见图58，利用曝光显影设备将步骤二十五完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行蚀刻的区域图形。
步骤二十七、蚀刻作业
参见图59，在步骤二十六完成光阻膜开窗后的区域进行蚀刻作业，其目的是将要保留的金属线路以外的金属区域腐蚀干净，进行蚀刻的方法可以是氯化铜或是氯化铁或是可以进行化学蚀刻的药水的工艺方式。
步骤二十八、金属基板背面去除光阻膜
参见图60，去除金属基板背面的光阻膜，以露出后续需要进行被电镀的金属区域图形。
步骤二十九、电镀第五金属线路层
参见图61，在步骤二十八的金属基板背面进行第五金属线路层的电镀工作，第五金属线路层电镀完成后即在金属基板上形成相应的基岛和引脚，第五金属线路层的材质可以是铜、镍金、镍钯金、银、金或是锡金属，电镀方式可以是化学沉积加电解电镀或是全部使用化学沉积方式镀出需要的厚度。
步骤三十、贴压不导电胶膜作业
参见图62，在金属基板背面（有线路层的区域）贴压一层不导电胶膜，目的是要为第五金属线路层线路与线路之间进行绝缘，贴压不导电胶膜的方式可以采用常规的滚压设备,或在真空的环境下进行贴压，以防止贴压过程产生空气的残留，不导电胶膜主要是热固型环氧树脂，而环氧树脂可以依据产品特性采用没有填料或是有填料的不导电胶膜，环氧树脂的颜色可以依据产品特性进行染色处理。
步骤三十一、研磨不导电胶膜表面
参见图63，在完成不导电胶膜贴压后进行表面研磨,目的是要露出第五金属线路层表面，维持不导电胶膜与第五金属线路层的平整度以及控制不导电胶膜的厚度。
步骤三十二、贴光阻膜作业
参见图64，在步骤三十一中金属基板正面贴上可进行曝光显影的光阻膜，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤三十三、金属基板正面去除部分光阻膜
参见图65，利用曝光显影设备将步骤三十二完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行蚀刻的区域图形。
步骤三十四、化学蚀刻
参见图66，将步骤三十三中金属基板正面完成曝光显影的区域进行化学蚀刻，化学蚀刻直至金属线路层为止，蚀刻药水可以采用氯化铜或是氯化铁或是可以进行化学蚀刻的药水。
步骤三十五、贴光阻膜作业
参见图67，在步骤三十四中完成化学蚀刻的金属基板正面贴上可进行曝光显影的光阻膜，光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤三十六、金属基板正面去除部分光阻膜
参见图68，利用曝光显影设备将步骤三十五完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行电镀的区域图形。
步骤三十七、电镀金属柱子
参见图69，在步骤三十六中金属基板正面去除部分光阻膜的区域内电镀上金属柱子，金属柱子的材料可以是铜、铝、镍、银、金、铜银、镍金、镍钯金等材料，当然其它可以导电的金属物质都可以使用，并不局限铜、铝、镍、银、金、铜银、镍金、镍钯金等金属材料，电镀方式可以使化学沉积或是电解电镀方式。
步骤三十八、去除光阻膜
参见图70去除金属基板表面的光阻膜，可采用化学药水软化并采用高压水喷除的方式去除光阻膜。
步骤三十九、涂覆粘结物质
参见图71，在步骤二十九形成的基岛正面涂覆导电或是不导电的粘结物质，目的是为后续芯片植入后与基岛的接合。
步骤四十、装片
参见图72，在步骤三十九的基岛正面植入芯片。
步骤四十一、金属线键合
参见图73，在芯片正面与引脚正面之间进行键合金属线作业，所述金属线的材料采用金、银、铜、铝或是合金的材料，金属丝的形状可以是丝状也可以是带状。
步骤四十二、包封
参见图74，将步骤四十一中的金属基板正面采用塑封料进行塑封，塑封方式可以采用模具灌胶方式、喷涂设备喷涂方式、用贴膜方式或是刷胶的方式，所述塑封料可以采用有填料物质或是无填料物质的环氧树脂。
步骤四十三、环氧树脂表面研磨
参见图75，在完成步骤四十二的环氧树脂塑封后进行环氧树脂表面研磨，目的是使金属柱子露出塑封体表面以及控制环氧树脂的厚度。
步骤四十四、电镀抗氧化金属层或是被覆抗氧化剂(OSP)
参见图76，在完成步骤四十三后的金属基板表面裸露在外的金属进行电镀抗氧化金属层，防止金属氧化，如金、镍金、镍钯金、锡或是被覆抗氧化剂(OSP)。
步骤四十五、堆叠封装体
参见图77，在步骤四十五的金属柱子顶部或引脚背面通过导电物质或第一金属球堆叠封装体，再经过回流焊。
步骤四十六、切割成品
参见图78，将步骤四十六完成封装体堆叠的半成品进行切割作业，使原本以阵列式集合体方式集成在一起并含有芯片的塑封体模块一颗颗切割独立开来，制得先蚀后封三维***级芯片正装堆叠封装结构，可采用常规的钻石刀片以及常规的切割设备即可。
实施例7、三维***级金属多层线路基板+封装体堆叠
参见图80，为本发明先蚀后封三维***级芯片正装堆叠封装结构实施例7的结构示意图，实施例7与实施例1的不同之处在于：在所述封装体9包括三维***级金属多层线路基板结构16和封装体结构17，所述封装体结构17堆叠于三维***级金属多层线路基板结构16，所述三维***级金属多层线路基板结构16可以有多个，堆叠方式可以采用上述的任意一种。

Claims (10)

1.一种先蚀后封三维***级芯片正装堆叠封装的工艺方法，所述方法包括如下步骤：
步骤一、取金属基板
步骤二、金属基板表面预镀微铜层
步骤三、贴光阻膜作业
在完成预镀微铜层的金属基板正面及背面分别贴上可进行曝光显影的光阻膜；
步骤四、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤三完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形；
步骤五、电镀金属线路层
在步骤四中金属基板背面去除部分光阻膜的区域内电镀上金属线路层；
步骤六、贴光阻膜作业
在步骤五中金属基板背面贴上可进行曝光显影的光阻膜；
步骤七、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤六完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形；
步骤八、电镀高导电金属线路层
在步骤七中金属基板背面去除部分光阻膜的区域内电镀上高导电金属线路层，形成相应的基岛和引脚；
步骤九、去除光阻膜
去除金属基板表面的光阻膜；
步骤十、环氧树脂塑封
在金属基板背面的金属线路层表面利用环氧树脂材料进行塑封保护；
步骤十一、环氧树脂表面研磨
在完成环氧树脂塑封后进行环氧树脂表面研磨；
步骤十二、贴光阻膜作业
在完成步骤十一的金属基板正面和背面贴上可进行曝光显影的光阻膜；
步骤十三、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤十二完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行蚀刻的区域图形；
步骤十四、化学蚀刻
将步骤十三中金属基板正面完成曝光显影的区域进行化学蚀刻；
步骤十五、贴光阻膜作业
在完成步骤十四的金属基板正面和背面贴上可进行曝光显影的光阻膜；
步骤十六、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤十五完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行电镀的区域图形；
步骤十七、电镀金属柱子
在步骤十六中金属基板正面去除部分光阻膜的区域内电镀上金属柱子；
步骤十八、去除光阻膜
去除金属基板表面的光阻膜；
步骤十九、涂覆粘结物质
在步骤十八的基岛正面涂覆导电或不导电粘结物质；
步骤二十、装片
在步骤十九的导电或不导电物质上植入芯片；
步骤二十一、金属线键合
在芯片正面与引脚正面之间进行键合金属线作业；
步骤二十二、包封
将步骤二十一中的金属基板正面采用塑封料进行塑封；
步骤二十三、环氧树脂表面研磨
在完成步骤二十二的环氧树脂塑封后进行环氧树脂表面研磨；
步骤二十四、电镀抗氧化金属层或被覆抗氧化剂
在完成步骤二十三后的金属基板表面裸露在外的金属进行电镀抗氧化金属层或被覆抗氧化剂；
步骤二十五、堆叠封装体
在步骤二十四的金属柱子顶部或引脚背面堆叠封装体；
步骤二十六、切割成品
将步骤二十五完成封装体堆叠的半成品进行切割作业，制得先蚀后封三维***级芯片正装堆叠封装结构。
2.一种由权利要求1制成的先蚀后封三维***级芯片正装堆叠封装结构，其特征在于它包括基岛（1）和引脚（2），在所述基岛（1）的正面通过导电或不导电物质（3）设置有芯片（4），所述芯片（4）正面与引脚（2）正面之间用金属线（5）相连接，在所述引脚（2）正面设置有导电柱子（6），所述基岛（1）***的区域、基岛（1）和引脚（2）之间的区域、引脚（2）与引脚（2）之间的区域、基岛（1）和引脚（2）上部的区域、基岛（1）和引脚（2）下部的区域以及芯片（4）、金属线（5）和导电柱子（6）外均包封有塑封料（7），所述塑封料（7）与导电柱子（6）的顶部齐平，在所述引脚（2）和导电柱子（6）露出塑封料（7）的表面镀有抗氧化层或被覆抗氧化剂（8），在所述导电柱子（6）顶部或引脚（2）背面通过导电物质（10）设置有封装体（9）。
3.一种由权利要求1制成的先蚀后封三维***级芯片正装堆叠封装结构，其特征在于它包括基岛（1）和引脚（2），在所述基岛（1）的正面通过导电或不导电物质（3）设置有芯片（4），所述芯片（4）正面与引脚（2）正面之间用金属线（5）相连接，在所述引脚（2）正面设置有导电柱子（6），所述基岛（1）***的区域、基岛（1）和引脚（2）之间的区域、引脚（2）与引脚（2）之间的区域、基岛（1）和引脚（2）上部的区域、基岛（1）和引脚（2）下部的区域以及芯片（4）、金属线（5）和导电柱子（6）外均包封有塑封料（7），所述塑封料（7）与导电柱子（6）的顶部齐平，在所述引脚（2）和导电柱子（6）露出塑封料（7）的表面镀有抗氧化层或被覆抗氧化剂（8），在所述导电柱子（6）顶部或引脚（2）背面通过第一金属球（14）设置有封装体（9）。
4.根据权利要求2提供的一种先蚀后封三维***级芯片正装堆叠封装结构，其特征在于所述封装体（9）的外角为平脚（11）。
5.根据权利要求2提供的一种先蚀后封三维***级芯片正装堆叠封装结构，其特征在于所述封装体（9）的外角为J型脚（12）。
6.根据权利要求2提供的一种先蚀后封三维***级芯片正装堆叠封装结构，其特征在于所述封装体（9）的外角为L型脚（13）。
7.根据权利要求2提供的一种先蚀后封三维***级芯片正装堆叠封装结构，其特征在于在所述导电柱子（6）顶部或引脚（2）背面设置有第二金属球（15）。
8.根据权利要求2提供的一种先蚀后封三维***级芯片正装堆叠封装结构，其特征在于所述封装体（9）包括引线框结构（16）和封装体结构（17），所述封装体结构（17）堆叠于引线框结构（16）上。
9.一种先蚀后封三维***级芯片正装堆叠封装的工艺方法，其特征在于所述方法包括如下步骤：
步骤一、取金属基板
步骤二、金属基板表面预镀微铜层
步骤三、贴光阻膜作业
在完成预镀微铜层的金属基板正面及背面分别贴上可进行曝光显影的光阻膜；
步骤四、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤三完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形；
步骤五、电镀第一金属线路层
在步骤四中金属基板背面去除部分光阻膜的区域内电镀上第一金属线路层；
步骤六、贴光阻膜作业
在步骤五中金属基板背面贴上可进行曝光显影的光阻膜；
步骤七、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤六完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形；
步骤八、电镀第二金属线路层
在步骤七中金属基板背面去除部分光阻膜的区域内电镀上第二金属线路层作为用以连接第一金属线路层与第三金属线路层的导电柱子；
步骤九、去除光阻膜
去除金属基板表面的光阻膜；
步骤十、贴压不导电胶膜作业
在金属基板背面贴压一层不导电胶膜；
步骤十一、研磨不导电胶膜表面
在完成不导电胶膜贴压后进行表面研磨；
步骤十二、不导电胶膜表面金属化预处理
对不导电胶膜表面进行金属化预处理；
步骤十三、贴光阻膜作业
在步骤十二中金属基板背面和背面贴上可进行曝光显影的光阻膜；
步骤十四、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤十三完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行蚀刻的区域图形；
步骤十五、蚀刻作业
在步骤十四完成光阻膜开窗后的区域进行蚀刻作业；
步骤十六、金属基板背面去除光阻膜
去除金属基板背面的光阻膜，以露出后续需要进行被电镀的金属区域图形；
步骤十七、电镀第三金属线路层
在步骤十六的金属基板背面进行第三金属线路层的电镀工作；
步骤十八、贴光阻膜作业
在步骤十七的金属基板背面贴上可进行曝光显影的光阻膜；
步骤十九、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤十八完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行电镀的区域图形；
步骤二十、电镀第四金属线路层
在步骤十九中金属基板背面去除部分光阻膜的区域内电镀上第四金属线路层作为用以连接第三金属线路层与第五金属线路层的导电柱子；
步骤二十一、去除光阻膜
去除金属基板表面的光阻膜；
步骤二十二、贴压不导电胶膜作业
在金属基板背面贴压一层不导电胶膜；
步骤二十三、研磨不导电胶膜表面
在完成不导电胶膜贴压后进行表面研磨；
步骤二十四、不导电胶膜表面金属化预处理
对不导电胶膜表面进行金属化预处理；
步骤二十五、贴光阻膜作业
在步骤二十四中金属基板正面和背面贴上可进行曝光显影的光阻膜；
步骤二十六、金属基板背面去除部分光阻膜
利用曝光显影设备将步骤二十五完成贴光阻膜作业的金属基板背面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板背面后续需要进行蚀刻的区域图形；
步骤二十七、蚀刻作业
在步骤二十六完成光阻膜开窗后的区域进行蚀刻作业；
步骤二十八、金属基板背面去除光阻膜
去除金属基板背面的光阻膜；
步骤二十九、电镀第五金属线路层
在步骤二十八的金属基板背面进行第五金属线路层的电镀工作，第五金属线路层电镀完成后即在金属基板上形成相应的基岛和引脚；
步骤三十、贴压不导电胶膜作业
在金属基板背面贴压一层不导电胶膜；
步骤三十一、研磨不导电胶膜表面
在完成不导电胶膜贴压后进行表面研磨，以露出第五金属线路层表面；
步骤三十二、贴光阻膜作业
在步骤三十一中金属基板正面贴上可进行曝光显影的光阻膜；
步骤三十三、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤三十二完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行蚀刻的区域图形；
步骤三十四、化学蚀刻
将步骤三十三金属基板正面完成曝光显影的区域进行化学蚀刻，化学蚀刻直至金属线路层为止；
步骤三十五、贴光阻膜作业
在步骤三十四中完成化学蚀刻的金属基板正面贴上可进行曝光显影的光阻膜；
步骤三十六、金属基板正面去除部分光阻膜
利用曝光显影设备将步骤三十五完成贴光阻膜作业的金属基板正面进行图形曝光、显影与去除部分图形光阻膜，以露出金属基板正面后续需要进行电镀的区域图形；
步骤三十七、电镀金属柱子
在步骤三十六中金属基板正面去除部分光阻膜的区域内电镀上金属柱子；
步骤三十八、去除光阻膜
去除金属基板表面的光阻膜；
步骤三十九、涂覆粘结物质
在完成步骤三十八的基岛正面涂覆导电或不导电粘结物质；
步骤四十、装片
在步骤三十九的导电或不导电粘结物质上植入芯片；
步骤四十一线键合
在芯片正面与引脚正面之间进行键合金属线作业；
步骤四十二、包封
将步骤四十一、金属基板正面采用环氧树脂进行塑封；
步骤四十三、环氧树脂表面研磨
在完成步骤四十二的环氧树脂塑封后进行环氧树脂表面研磨；
步骤四十四、电镀抗氧化金属层或被覆抗氧化剂
在完成步骤四十三后的金属基板表面裸露在外的金属进行电镀抗氧化金属层或被覆抗氧化剂；
步骤四十五、堆叠封装体
在完成步骤四十四的金属柱子顶部或引脚背面设置封装体；
步骤四十六、切割成品
将步骤四十五完成封装体堆叠的半成品进行切割作业，制得先蚀后封三维***级芯片堆叠正装封装结构。
10.根据权利要求9所述的一种先蚀后封三维***级芯片正装堆叠封装的工艺方法，其特征在于所述步骤六到步骤十七可重复操作，形成更多层的金属线路层。
CN201310340538.2A 2013-08-06 2013-08-06 先蚀后封三维***级芯片正装堆叠封装结构及工艺方法 Active CN103456645B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201310340538.2A CN103456645B (zh) 2013-08-06 2013-08-06 先蚀后封三维***级芯片正装堆叠封装结构及工艺方法
US14/901,483 US9633985B2 (en) 2013-08-06 2014-01-08 First-etched and later-packaged three-dimensional system-in-package normal chip stack package structure and processing method thereof
DE112014003808.3T DE112014003808B4 (de) 2013-08-06 2014-01-08 Zuerst geätzte und später eingehauste dreidimensionale normale System-in-Package-Chipstapelgehäusestruktur und entsprechendes Verarbeitungsverfahren
PCT/CN2014/000020 WO2015018174A1 (en) 2013-08-06 2014-01-08 First-etched and later-packaged three-dimensional system-in- package normal chip stack package structure and processing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310340538.2A CN103456645B (zh) 2013-08-06 2013-08-06 先蚀后封三维***级芯片正装堆叠封装结构及工艺方法

Publications (2)

Publication Number Publication Date
CN103456645A CN103456645A (zh) 2013-12-18
CN103456645B true CN103456645B (zh) 2016-06-01

Family

ID=49738884

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310340538.2A Active CN103456645B (zh) 2013-08-06 2013-08-06 先蚀后封三维***级芯片正装堆叠封装结构及工艺方法

Country Status (4)

Country Link
US (1) US9633985B2 (zh)
CN (1) CN103456645B (zh)
DE (1) DE112014003808B4 (zh)
WO (1) WO2015018174A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103456645B (zh) 2013-08-06 2016-06-01 江阴芯智联电子科技有限公司 先蚀后封三维***级芯片正装堆叠封装结构及工艺方法
US9564387B2 (en) * 2014-08-28 2017-02-07 UTAC Headquarters Pte. Ltd. Semiconductor package having routing traces therein
CN104576406B (zh) * 2014-12-29 2017-12-22 华进半导体封装先导技术研发中心有限公司 一种封装基板的制作方法及所对应的封装基板
CN105261601B (zh) * 2015-09-09 2016-08-24 苏州日月新半导体有限公司 一种双层封装结构及其制造方法
CN105575832A (zh) * 2015-12-22 2016-05-11 华进半导体封装先导技术研发中心有限公司 一种多层堆叠扇出型封装结构及制备方法
CN106601627A (zh) * 2016-12-21 2017-04-26 江苏长电科技股份有限公司 先封后蚀电镀铜柱导通三维封装结构的工艺方法
CN111952201B (zh) * 2020-07-14 2022-02-18 珠海越亚半导体股份有限公司 一种嵌入式封装基板的制造方法
CN112530907A (zh) * 2020-12-02 2021-03-19 中国电子科技集团公司第十四研究所 一种无源器件堆叠的多芯片封装结构和方法
WO2023177583A2 (en) * 2022-03-12 2023-09-21 Microchip Technology Incorporated Integrated circuit package with backside lead for clock tree or power distribution network circuits

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000328264A (ja) * 1999-05-13 2000-11-28 Toppan Printing Co Ltd エッチング部品の製造方法
CN1691314A (zh) * 2004-04-21 2005-11-02 美龙翔微电子科技（深圳）有限公司 倒装球栅阵列封装基板及其制作工艺
KR100723529B1 (ko) * 2006-05-10 2007-05-30 삼성전자주식회사 홀을 갖는 솔더볼 랜드를 구비하는 회로기판 및 이를구비하는 반도체 패키지
CN102723284A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 芯片正装单面三维线路先蚀后封制造方法及其封装结构
CN102723293A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 芯片倒装单面三维线路先蚀后封制造方法及其封装结构

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3403306B2 (ja) * 1997-01-17 2003-05-06 古河電気工業株式会社 光モジュール
US6498099B1 (en) * 1998-06-10 2002-12-24 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
TW412851B (en) * 1999-05-31 2000-11-21 Siliconware Precision Industries Co Ltd Method for manufacturing BGA package having encapsulation for encapsulating a die
KR100298827B1 (ko) * 1999-07-09 2001-11-01 윤종용 재배선 기판을 사용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
JP3386029B2 (ja) * 2000-02-09 2003-03-10 日本電気株式会社 フリップチップ型半導体装置及びその製造方法
US6686652B1 (en) * 2000-03-20 2004-02-03 National Semiconductor Locking lead tips and die attach pad for a leadless package apparatus and method
US6956283B1 (en) * 2000-05-16 2005-10-18 Peterson Kenneth A Encapsulants for protecting MEMS devices during post-packaging release etch
US6787388B1 (en) * 2000-09-07 2004-09-07 Stmicroelectronics, Inc. Surface mount package with integral electro-static charge dissipating ring using lead frame as ESD device
KR100908891B1 (ko) * 2001-07-09 2009-07-23 스미토모 긴조쿠 고잔 가부시키가이샤 리드 프레임 및 그 제조방법
SG111935A1 (en) * 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
US6812552B2 (en) * 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
JP2003332508A (ja) * 2002-05-16 2003-11-21 Renesas Technology Corp 半導体装置及びその製造方法
US6987031B2 (en) * 2002-08-27 2006-01-17 Micron Technology, Inc. Multiple chip semiconductor package and method of fabricating same
TWI241000B (en) * 2003-01-21 2005-10-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabricating method thereof
US6991961B2 (en) * 2003-06-18 2006-01-31 Medtronic, Inc. Method of forming a high-voltage/high-power die package
TWI226119B (en) * 2004-03-11 2005-01-01 Advanced Semiconductor Eng Semiconductor package
US20080289866A1 (en) * 2004-12-28 2008-11-27 Ngk Spark Plug Co., Ltd. Wiring Board and Wiring Board Manufacturing Method
US7344917B2 (en) * 2005-11-30 2008-03-18 Freescale Semiconductor, Inc. Method for packaging a semiconductor device
KR100653249B1 (ko) * 2005-12-07 2006-12-04 삼성전기주식회사 메탈코어, 패키지 기판 및 그 제작방법
TWI294172B (en) 2006-02-21 2008-03-01 Via Tech Inc Chip package structure and stacked structure of chip package
TW200810049A (en) 2006-08-11 2008-02-16 Powertech Technology Inc Package-on-package structure and its manufacturing method
EP2084744A2 (en) * 2006-10-27 2009-08-05 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
TWI316749B (en) * 2006-11-17 2009-11-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof
US8063470B1 (en) * 2008-05-22 2011-11-22 Utac Thai Limited Method and apparatus for no lead semiconductor package
JP5532570B2 (ja) * 2008-09-29 2014-06-25 凸版印刷株式会社 リードフレーム型基板とその製造方法ならびに半導体装置
KR101064755B1 (ko) * 2008-12-24 2011-09-15 엘지이노텍 주식회사 다열 리드형 리드프레임 및 이를 이용한 반도체 패키지의 제조방법
JP5407474B2 (ja) * 2009-03-25 2014-02-05 凸版印刷株式会社 半導体素子基板の製造方法
US8124447B2 (en) * 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
US7923304B2 (en) 2009-09-10 2011-04-12 Stats Chippac Ltd. Integrated circuit packaging system with conductive pillars and method of manufacture thereof
US20110115069A1 (en) * 2009-11-13 2011-05-19 Serene Seoh Hian Teh Electronic device including a packaging substrate and an electrical conductor within a via and a process of forming the same
US8264089B2 (en) 2010-03-17 2012-09-11 Maxim Integrated Products, Inc. Enhanced WLP for superior temp cycling, drop test and high current applications
CN102386104B (zh) 2010-09-01 2014-11-12 群成科技股份有限公司 四边扁平无接脚封装方法
GB2485830A (en) 2010-11-26 2012-05-30 Cambridge Silicon Radio Ltd Stacked multi-chip package using encapsulated electroplated pillar conductors; also able to include MEMS elements
US8735224B2 (en) * 2011-02-14 2014-05-27 Stats Chippac Ltd. Integrated circuit packaging system with routed circuit lead array and method of manufacture thereof
CN102723282B (zh) 2012-06-09 2013-10-09 江苏长电科技股份有限公司 芯片正装双面三维线路先蚀后封制造方法及其封装结构
CN103390563B (zh) * 2013-08-06 2016-03-30 江苏长电科技股份有限公司 先封后蚀芯片倒装三维***级金属线路板结构及工艺方法
CN103489792B (zh) * 2013-08-06 2016-02-03 江苏长电科技股份有限公司 先封后蚀三维***级芯片倒装封装结构及工艺方法
CN103456645B (zh) 2013-08-06 2016-06-01 江阴芯智联电子科技有限公司 先蚀后封三维***级芯片正装堆叠封装结构及工艺方法
CN103400772B (zh) * 2013-08-06 2016-08-17 江阴芯智联电子科技有限公司 先封后蚀芯片正装三维***级金属线路板结构及工艺方法
US9281258B1 (en) * 2014-10-30 2016-03-08 Semiconductor Components Industries, Llc Chip scale packages and related methods

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000328264A (ja) * 1999-05-13 2000-11-28 Toppan Printing Co Ltd エッチング部品の製造方法
CN1691314A (zh) * 2004-04-21 2005-11-02 美龙翔微电子科技（深圳）有限公司 倒装球栅阵列封装基板及其制作工艺
KR100723529B1 (ko) * 2006-05-10 2007-05-30 삼성전자주식회사 홀을 갖는 솔더볼 랜드를 구비하는 회로기판 및 이를구비하는 반도체 패키지
CN102723284A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 芯片正装单面三维线路先蚀后封制造方法及其封装结构
CN102723293A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 芯片倒装单面三维线路先蚀后封制造方法及其封装结构

Also Published As

Publication number Publication date
WO2015018174A1 (en) 2015-02-12
US20160372450A1 (en) 2016-12-22
DE112014003808B4 (de) 2022-08-11
CN103456645A (zh) 2013-12-18
US9633985B2 (en) 2017-04-25
DE112014003808T5 (de) 2016-06-30

Similar Documents

Publication Publication Date Title
CN103456645B (zh) 先蚀后封三维***级芯片正装堆叠封装结构及工艺方法
US20160148861A1 (en) First-packaged and later-etched three-dimensional flip-chip system-in-package structure and processing method therefor
CN103400771A (zh) 先蚀后封芯片倒装三维***级金属线路板结构及工艺方法
CN103400767A (zh) 先蚀后封芯片倒装凸点三维***级金属线路板及工艺方法
CN103794587A (zh) 一种高散热芯片嵌入式重布线封装结构及其制作方法
CN102723280A (zh) 单面三维线路芯片倒装先蚀后封制造方法及其封装结构
CN103887256A (zh) 一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法
CN105845585A (zh) 一种芯片封装方法及芯片封装结构
CN103400777B (zh) 先蚀后封芯片正装凸点三维***级金属线路板及工艺方法
CN103441078B (zh) 先封后蚀三维***级芯片正装堆叠封装结构及工艺方法
CN203787410U (zh) 一种高散热芯片嵌入式电磁屏蔽封装结构
CN103400769B (zh) 先蚀后封三维***级芯片倒装凸点封装结构及工艺方法
CN207250493U (zh) 一种三维芯片封装结构
CN202196776U (zh) 一种扁平无载体无引线引脚外露封装件
CN103400776B (zh) 先蚀后封三维***级芯片倒装封装结构及工艺方法
CN103400768B (zh) 先蚀后封三维***级芯片正装封装结构及工艺方法
CN104201168A (zh) 一种芯片倾斜堆叠的圆片级封装单元及封装方法
CN204375727U (zh) 一种高散热芯片嵌入式重布线封装结构
CN102867791B (zh) 多芯片倒装先蚀刻后封装基岛埋入封装结构及其制造方法
CN102856291B (zh) 多芯片正装先蚀刻后封装无基岛封装结构及其制造方法
CN102856290B (zh) 单芯片倒装先蚀刻后封装基岛埋入封装结构及其制造方法
CN102856284B (zh) 多芯片倒装先封装后蚀刻基岛露出封装结构及其制造方法
CN102856283B (zh) 单芯片正装先封装后蚀刻基岛埋入封装结构及其制造方法
CN103390567B (zh) 先蚀后封三维***级芯片正装凸点封装结构及工艺方法
CN102881670B (zh) 多芯片正装先封装后蚀刻基岛埋入封装结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20160505

Address after: 214434 Jiangyin, Jiangsu, Chengjiang city street, Long Hill Road, No. 78

Applicant after: Jiangsu Changjiang Electronics Technology Co., Ltd.

Address before: 214434 Jiangyin, Jiangsu Province, the development of mountain road, No. 78, No.

Applicant before: Jiangsu Changjiang Electronics Technology Co., Ltd.

C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20211217

Address after: 214400 No. 1, huancun East Road, Xiangyang Village, Huashi Town, Jiangyin City, Wuxi City, Jiangsu Province

Patentee after: Jiangsu zunyang Electronic Technology Co.,Ltd.

Address before: 214434 No. 78, Changshan Road, Chengjiang street, Jiangyin City, Wuxi City, Jiangsu Province

Patentee before: Jiangyin Xinzhilian Electronic Technology Co.,Ltd.

TR01 Transfer of patent right