KR100905840B1 - 메모리 어레이의 출력을 감지하기 위한 최적의 시간인스턴스를 결정할 수 있는 메모리 장치 - Google Patents

메모리 어레이의 출력을 감지하기 위한 최적의 시간인스턴스를 결정할 수 있는 메모리 장치 Download PDF

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Abstract

최적의 시간 인스턴스에서 감지 인에이블 신호를 발생시키는 메모리 장치에 있는 추적 회로가 개시된다. 추적 회로는 다수의 더미 셀(220, 230, 240)을 갖는 스케일러블 드라이버 블록을 포함하고, 각각은 메모리 어레이(120)에 있는 셀의 구동 강도와 동일한 구동 강도를 갖는다. 더미 셀은 턴 온되어 메모리 어레이에 있는 메모리 셀이 하듯이 컬럼을 구동한다. 결과적으로, 스케일러블 드라이버 블록은 적어도 로우의 수가 많을 때 컬럼(컬럼에 있는 다수의 로우)에 의해 유발되는 지연을 어림잡는다. 역 제어 로직은 로우의 수가 비교적 적은 경우의 지연을 에뮬레이션하고, 역 제어 로직과 스케일러블 드라이버 블록들 중 하나는 감지 동작을 트리거하기 위해 이용되는 펄스를 제공한다.
메모리, 지연, 에뮬레이션, 제어, 로직, 감지, 추적, 구동

Description

메모리 어레이의 출력을 감지하기 위한 최적의 시간 인스턴스를 결정할 수 있는 메모리 장치{DETERMINING OPTIMAL TIME INSTANCES TO SENSE THE OUTPUT OF A MEMORY ARRAY}
본 발명은 메모리 유니트(memory unit)의 디자인에 관한 것이며, 더 자세하게는 가변 지연으로 데이터 출력을 발생시킬 수 있는 메모리 어레이의 출력을 감지하기 위해 최적의 시간 인스턴스(optimal time instance)를 결정하기 위한 방법 및 접근 방식에 관한 것이다.
메모리 어레이는 일반적으로 다수의 셀을 가지며, 각각의 셀은 통상적으로 데이터 비트를 저장한다. 셀은 당 기술 분야에서 잘 알려진 바와 같이 SRAM(static random access memory) 및 DRAM(dynamic RAM) 등과 같은 기술을 이용하여 구현될 수 있다. 일반적으로, 메모리 어레이는 입력 신호에 의해 지정된 셀에 저장된 값을 나타내는 출력 신호를 대응 출력 경로 상에 발생시킨다.
출력 신호는 일반적으로 대응 비트 값을 결정하기 위해 감지된다. 통상적으로, 출력 신호의 강도가 적절한 시간 인스턴스에서 검사되고, 대응 비트 값이 강도에 기반하여 결정된다.
시간 인스턴스(감지가 일어나는)는 너무 빨리 감지하면 불완전한 값이 감지 될 수 있고 너무 늦게 감지하면 그에 따라 효율 성능이 낮아질 수 있다는 점에서 최적으로 할 필요가 있다. 따라서, 종래 기술에서는, 최적의 시간에 출력 신호를 감지할 필요가 있다는 것을 인식하고 있다.
그러한 메모리 어레이, 특히 SRAM은 종종 DSP, 마이크로프로세서, 무선 기저대역 프로세서 등과 같은 범용 및 주문형 집적 회로들에서 이용되기도 한다.
메모리 어레이가 가변 지연으로 출력 신호를 발생시킬 수 있을 때 또다른 문제가 주어진다. 예를 들어, 메모리 어레이는 흔히 '컴파일러 기술(compiler technology)'을 이용하여 구현되며, 상급 디자이너는 메모리 어레이의 상이한 구성들로 동작할 필요가 있는 메모리 장치의 다양한 구성요소(디코더, 감지 증폭기 등)를 디자인한다.
이후의 디자이너는 특수한 관심 환경을 위해 적당한 이점을 갖는 원하는 구성(메모리 어레이의 치수)을 선택할 수도 있을 것이다. 그래서, 컴파일러 기술을 이용함으로써, 상급 디자이너는 메모리 어레이의 다양한 크기를 지원하는 폭넓은 프레임워크를 제공하며, 나중에 몇몇 사람들에 의해 특수한 구성들이 선택된다.
그러한 환경에서의 한 문제는 메모리 어레이에 의해 발생된 출력 신호가 메모리 어레이 크기의 구성에 따라 상이한 지연을 겪는다는 것이다. 지연은 또한 (제조) 프로세스 변화, 실제 동작시의 온도 및 전압 변화 등과 같은 다른 요인들에 의해 영향을 받을 수도 있을 것이다. 그래서, 출력 신호들을 감지하기 위한 최적의 시간이 이후의 디자이너에 의해 선택되는 특수한 구성에 따라 변할 수 있다.
보편적인 종래의 접근 방식에서는, 감지 인스턴스(sense instance)를 표시하 는 감지 신호를 발생시키려는 "추적 메커니즘(tracking mechanism)"이 이용된다. 일반적으로, 추적 메커니즘은 출력 신호에서 가변 지연을 유발하는 효과를 에뮬레이션(emulation)하는 구성요소를 가지며, 따라서 감지 신호가 최적의 감지 인스턴스를 정확하게 지정할 수 있을 것이다.
(앞서 언급한 컴파일러 메모리에서와 같이) 가변 지연을 갖는 데이터 출력을 발생시킬 수 있는 메모리 어레이의 출력을 감지하기 위해 최적의 시간 인스턴스를 표시하는 추적 메커니즘을 제공할 보편적인 요구가 있다.
본 발명은 아래에 간략하게 기술된 첨부 도면을 참조하여 기술될 것이다.
도 1은 본 발명의 다양한 양태들이 구현될 수 있는 예시적 장치의 블록 다이어그램이다.
도 2는 한 실시예에서의 메모리 어레이의 내부 조직을 도시한다.
도 3은 메모리 어레이의 출력에서 지연효과를 유발하는 분산 커패시턴스를 예시한다.
도 4는 한 실시예에서의 메모리 셀의 내부 구조를 도시한다.
도 5는 메모리 장치에서 감지 인에이블 신호를 발생시키는 종래의 추적 메커니즘의 구현을 예시한다.
도 6은 본 발명의 다양한 양태에 따른 추적 메커니즘을 예시하는 메모리의 블록 다이어그램이다.
도 7은 본 발명의 한 실시예에서의 추적 메커니즘에 있는 스케일러블 드라이버 및 역 제어 로직의 상세사항을 도시한다.
도 8은 본 발명의 한 실시예에서의 추적 회로에서 이용되는 더미 셀의 상세사항들을 예시하는 회로 다이어그램이다.
도 9는 한 실시예에서의 메모리 장치의 다양한 구성요소들의 동작에서의 타이밍 관계를 예시하는 타이밍 다이어그램이다.
1. 개요
본 발명의 한 양태에 따라 제공되는 추적 메커니즘은 메모리 어레이의 출력을 감지하기 위해 최적의 감지 인스턴스를 결정하기 위한 스케일러블 드라이버(scalable driver)를 갖는다. 스케일러블 드라이버의 이용은 메모리 어레이 크기가 변함에 따라 감지 인스턴스를 최적으로 결정하기 위한 추적 메커니즘이 가능하게 한다.
본 발명의 다른 한 양태는 역 추적 회로(inverse tracking circuit)를 이용한다.
본 발명의 몇몇 양태들이 예를 참조하여 아래에서 기술된다. 본 발명을 완전히 이해할 수 있게 수많은 특수한 상세사항, 관계, 및 방법들이 설명됨을 알아야 한다. 그러나, 당 기술 분야에서 숙련된 자는 본 발명이 특수한 상세사항들의 하나 이상이 없이, 또는 다는 방법들로 실시될 수 있음을 쉽게 알 것이다. 다른 사례로, 본 발명의 특징을 모호하게 하는 것을 회피하기 위해 잘 알려진 구조 또는 동작들은 상세하게 도시되지 않는다.
2. 예시적 장치
도 1은 본 발명의 다양한 양태들이 구현될 수 있는 예시적 장치의 블록 다이어그램이다. 장치(100)는 주소 디코더(address decoder)(110), 메모리 어레이(120), 감지 증폭기 블록(130), 출력(O/P) 버퍼(140), 및 외부 시스템(190)을 갖는 것으로 도시되어 있다. 외부 시스템(190)을 제외한 모든 구성요소들은 메모리 장치에 포함되는 것으로 보일 수 있을 것이다. 각각의 블록은 아래에서 더 자세하게 기술된다.
메모리 어레이(120)는 도 2에 도시된 바와 같이 로우와 컬럼으로 조직된 셀을 갖는다. 도 2에 보이듯이, 셀(250, 240 및 220)(로우에 있는 다른 셀들은 도시 안됨)들은 단일의 로우에 제공되고, 셀(220 및 230)들은 단일의 컬럼(컬럼에 있는 다른 셀들은 도시 안됨)에 제공된다. 컬럼에 있는 모든 셀들은 단일의 컬럼 라인(column line)에 접속한다(그리고, 인에이블되면 그들의 출력을 제공함). 예를 들어, 도 2의 셀(220 및 230)들은 그들의 출력을 컬럼 라인(280-M)에 제공한다. 로우에 있는 셀들은 로우 라인(row line)(290-1 내지 290-N)(경로(112)에 포함됨)에 로우 인에이블 신호(row enable signal)들을 대응시킴으로써 인에이블된다. 인에이블된 로우의 셀에 저장된 비트들은 컬럼 라인(280-1 내지 280-M)(경로(123)에 포함됨)에 제공된다.
도 1을 계속 보면, 외부 시스템(190)은 메모리 어레이(120)에서 판독할 필요가 있는 관심 워드의 주소(로우 주소)를 경로(191) 상에 (주소 디코더(110)에게) 보내고, 경로(149) 상에서 지정된 워드에 저장된 값을 수신한다. 외부 시스템(190)은 주소를 발생시키는 다양한 프로세서(도시 안됨)들을 가질 수 있을 것이다.
주소 디코더(110)는 주소를 디코딩하고(특정한 로우를 결정하고) 수신된 주소에 대응하는 로우 인에이블 신호를 인에이블시키며, 그것은 인에이블된 로우에 있는 메모리 셀들이 자신들이 저장하고 있는 비트들의 값을 경로(125)(또는 자세하게는 컬럼 라인(280-1 내지 280-M))에 출력하게 한다.
출력 버퍼(140)는 감지 증폭기 블록(130)의 출력 비트(경로(134) 상에서 수신됨)들에 대해 증가된 강도(또는 버퍼들)를 제공하고, 대응하는 신호들이 외부 시스템(190)에 대한 경로(149) 상에 제공된다.
감지 증폭기 블록(130)은 메모리 셀 출력에 의해 발생된 출력 신호들을 감지하고 그것들을 신뢰할 수 있게 이용될 수 있는 수준으로 증폭한다. 그 결과로 발생된 비트 값들은 경로(134) 상에 제공된다. 감지 증폭기 블록(130)은 요컨대 각각의 메모리 셀(또는 로우)을 위해 하나의 감지 증폭기 유니트를 갖는다(아래의 도 3에서 더 자세하게 도시됨). 각각의 감지 증폭기 유니트는 대응하는 컬럼 라인에 접속되고(메모리 어레이(120)로부터 수신됨), 대응하는 컬럼에 있는 셀들의 출력을 수신한다.
일반적으로, 각각의 감지 증폭기 유니트는 앞서 배경기술 부분에서 기술된 바와 같이 최적의 시간 인스턴스에서 대응하는 출력 신호(메모리 어레이(120)로부터 수신됨)를 감지할 필요가 있다. 그러한 최적의 시간 인스턴스를 결정함에 있어 서 컴파일러 메모리 유형 환경(compiler memory type environment)에서 존재하는 일부의 문제들이 아래에서 도 3 및 4를 참조하여 더 자세하게 예시된다.
3. 최적의 시간에 감지함에 있어서의 문제
도 3은 한 실시예에서의 최적의 감지 인스턴스를 결정함에 있어서 고려해야 할 일부의 예시적 문제들을 예시하는 메모리 장치의 일부의 블록 다이어그램이다. 특히, 메모리 어레이의 로우 라인과 컬럼 라인에서의 다양한 기생 커패시턴스(parasitic capacitance)들이 최적의 감지 인스턴스에 영향을 주는 방식이 예시된다.
블록 다이어그램은 주소 디코더(110), 감지 증폭기 블록(130), 및 로우 라인(290-1 내지 290-N)과 컬럼 라인(280-1 내지 280-M)을 갖는 것으로 도시되어 있다(메모리 어레이(120)에 있는 셀들의 조직을 표현함). 각각의 구성요소는 아래에서 더 자세하게 기술된다.
감지 증폭기 블록(130)은 감지 증폭기 유니트(330-1 내지 330-M)들을 갖는 것으로 도시되어 있고, 각각의 감지 증폭기는 대응하는 컬럼 라인 상에서 수신되는 출력 신호를 감지한다. 각각의 감지 증폭기 유니트는 적절한 시간 인스턴스에서 대응하는 컬럼 라인을 감지할 필요가 있고, 아래에서 더 자세하게 기술되는 바와 같이 다양한 기생 커패시턴스들로 인해 문제가 있을 수 있을 것이다.
요소(320-340)들은 로우(290-1)와 관련된 분산 커패시턴스를 나타내고, 요소(350 및 360)들은 컬럼 라인(또는 비트 라인)(280-M)과 관련된 분산 커패시턴스를 나타낸다. 예를 들어, 요소(320, 330, 340, 350 및 360)들만 별개의 요소들로 도시되어 있지만, 커패시턴스는 일반적으로 메모리 어레이의 다양한 부분에 분산되어 있다. 또한, 도시되지는 않았을지라도, 메모리 어레이(120)의 모든 로우 라인과 컬럼 라인이 유사한 관련 커패시턴스를 가질 것이다.
또한, 총 커패시턴스(예를 들어, 컬럼 라인(280-M)을 위한 요소(350, 260) 등의 커패시턴스 값의 합계) 등과 같은 요인들은 메모리 어레이(120)에 있는 로우의 수에 따라 상이한 비율로 신호 강도를 증가시킨다. 통상적으로, 로우 수가 증가함에 따라, 증가 비율이 더 낮아진다.
(신뢰성을 위해) 원하는 강도에 도달한 후에 출력 신호를 감지하는 것이 바람직하다고 가정하면, '지연'은 로우 수와 포지티브 상호관계를 갖는 것으로 보일 수 있을 것이고, 최적의 감지 인스턴스는 또한 그러한 지연을 고려하여 디자인될 필요가 있다. 또한, 주소 디코더(110)가 대응하는 로우를 인에이블하기 전의 지연의 크기는 메모리 어레이(120)에서의 로우 수에 따라 변할 수도 있을 것이다.
메모리 셀에 의해 제공되는 내부 부하로 인해 또다른 문제가 있을 수 있다. 아래에서 기술되는 실시예에서는, 각각의 (메모리) 셀이 차동 형태(differential form)로 출력 신호를 제공하도록 구현된다. 따라서, 도 4를 참조하여 아래에서 기술되듯이 메모리 셀의 차동 구현을 참조하여 기술이 계속된다.
4. 차동 입력을 제공하는 셀
도 4는 한 실시예에서의 메모리 셀의 내부 구조 및 대응하는 감지 증폭기 유니트의 동작을 더 자세하게 예시한다. 도면은 인버터(480 및 490), 트랜지스터(430 및 440), 및 감지 증폭기 유니트(410)를 갖는 것으로 도시되어 있다. 각각 의 구성요소는 아래에서 더 자세하게 기술된다.
인버터(480 및 490)들은 백-투-백(back-to-back) 방식으로 접속된다. 인버터(480 및 490)들의 출력은 서로에 대해 상보적이다. 인버터(480 및 490)들의 출력은 메모리 셀(420)에 저장된 비트 값을 나타내는 차동 전압 출력을 이룬다.
로우 인에이블(290-1)이 턴 온(turn on)되어 있을 때 각각의 트랜지스터(430 및 440)는 대응하는 인버터(480 및 490)의 출력을 비트 라인(450 및 460)에 각각 접속한다. 그래서 인버터(480 및 490)의 출력이 라인(450 및 460)(컬럼 라인(280- M)에 있는)에 각각 제공된다.
각각의 트랜지스터(430/440)는 또한 (관련된 저항 및 커패시턴스로 인해) 메모리 셀(420)의 출력(의 신호 강도의 상승)에서의 어떤 지연을 유발하기도 한다.
감지 증폭기(410)는 턴 온(트리거)될 때 비트 라인(450 및 460) 상에서의 강도 차이를 증폭시키고, 증폭된 신호를 한계와 비교하여 비트 라인(450/460) 상의 신호가 1을 나타내는지 또는 0을 나타내는지를 결정한다. 메모리 장치가 고속 및 저전력 소모로 구현될 수 있도록 감지 증폭기가 낮은 강도의 입력 신호를 이용하여 그러한 결정을 하는 것이 양호하다.
라인(450 및 460) 상의 이 차동 전압은 메모리 셀에 저장된 비트 값의 신뢰할 수 있는 결정을 하기 위해 요구되는 수준으로의 증강을 시작한다.
앞서 기술된 분산 커패시턴스에 의해 유발되는 지연 효과로 인해, 차동 전압 증강은 다른 요인들보다도 특히 메모리 어레이에서의 로우와 컬럼의 수에 따라 상이한 비율로 일어난다.
컴파일러 메모리 유형 구성요소(compiler memory type component)들에서는, 감지 증폭기가 상이한 치수의 메모리 어레이들에서 동작하는 것이 바람직할 수 있을 것이고, 적어도 그러한 시나리오에서는, 메모리 어레이에 저장된 정보가 메모리 어레이의 크기에 무관하게 신뢰할 수 있게 결정되도록 최적의 시간 인스턴스에서 감지 증폭기를 트리거할 필요가 있다. 이것은 아래에 기술된 추적 메커니즘을 이용하여 이루어지도록 추구된다.
5. 종래의 추적 메커니즘
도 5는 한 실시예에서의 추적 메커니즘을 예시하는 종래의 메모리 장치의 블록 다이어그램이다. 메모리 장치(500)는 클록 발생기(510), 제어 블록(520), 주소 디코더(110), 메모리 어레이(120)(메모리 셀(420)을 포함), 통과 게이트(580), 컬럼 추적 상호접속(590), 감지 증폭기(130), 및 출력 버퍼(140)를 갖는 것으로 도시되어 있다.
주소 디코더(110), 메모리 어레이(120), 및 출력 버퍼(140)는 도 1을 참조하여 앞서 기술된 바와 같이 동작하며, 간결함을 위해 기술을 반복하지 않는다. (감지 증폭기(130)에 있는) 감지 증폭기 유니트(330-1 내지 330-M)의 각각은 감지 인에이블 신호(526)에 의해 지정된 시간 인스턴스에서 컬럼 라인(280-1 내지 280-M) 상의 출력 신호를 감지한다.
클록 발생기(510)는 경로(506) 상의 클록 신호를 (도시 안된 외부의 소스로부터) 수신하고, 클록 신호가 경로(506)를 통해 수신되자마자 네거티브 클록 펄스(negative clock pulse)를 발생시킨다. 클록 펄스의 네거티브(1에서 0으로) 트 랜지션(negative transition) 및 포지티브(0에서 1로) 트랜지션(positive transition)은 제각기 메모리 어레이(120)로부터 워드를 판독하기 위해 필요한 동작들의 시작 및 종료이다. 클록 발생기(510)는 또한 내부적으로 발생된 네거티브 클록 펄스를 제어 블록(520)에 전달하기도 한다.
제어 블록(520), 상호접속 요소(528 및 529), 통과 게이트(580) 및 컬럼 추적 상호접속(590)은 아래에서 더 자세하게 기술되듯이 감지 인에이블 신호(526)를 발생시키도록 동작한다.
요소(529 및 528)들은 전기적 상호접속 요소들이며 제어 블록(520)에 의해 발생된 추적 펄스를 위한 전달 및 복귀 경로를 제공한다. 이러한 상호접속 요소들은 그들과 관련된 분산 커패시턴스를 갖고 메모리 어레이(120)의 컬럼 라인 상에서의 분산 커패시턴스(예를 들어, 350 및 360)에 의해 유발되는 지연을 에뮬레이션하도록 디자인된다.
통과 게이트(580)들은 메모리 어레이(120)의 메모리 셀에 있는 시리즈 NMOS 트랜지스터(도 4에서 430 및 440으로 도시됨)들에 의해 유발되는 지연을 에뮬레이션하도록 디자인된 디지털 게이트로서 구현된다.
컬럼 추적 상호접속(590)은 전기적 상호접속 요소이며 메모리 어레이(120)의 로우에서의 분산 커패시턴스(예를 들어, 320, 330 및 340)에 의해 유발되는 지연을 에뮬레이션하도록 디자인된다.
제어 블록(520)은 경로(505) 상에서 (외부 시스템으로부터) 수신된 주소를 주소 디코더(110)에 전달한다. 또한, 제어 블록(520)은 클록 발생기(510)로부터 클록 펄스의 네거티브 트랜지션을 수신할 때 추적 펄스를 (상호접속 경로(529) 상에) 발생시킨다. 제어 블록(520)은 상호접속 경로(528) 상에서 추적 펄스를 수신할 때 감지 증폭기를 위한 트리거(감지 인에이블) 신호를 감지 증폭기 블록(130) 상에 발생시킨다.
상호접속 요소(528/529)들이 컬럼 라인과 관련된 커패시턴스로 인한 지연을 에뮬레이션하고, 컬럼 추적 상호접속(590)은 로우와 관련된 커패시턴스로 인한 지연을 에뮬레이션하며, 통과 게이트(580)는 메모리 셀의 시리즈 N-MOS 트랜지스터(430/440)와 관련된 지연을 에뮬레이션하므로, 다양한 구성요소들을 통해 전파함에 있어서 추적 펄스가 (제어 블록(520)에 의해 수신되기 전에) 겪는 지연은 감지 인에이블 신호를 발생시킴에 있어서 이용될 지연의 크기를 나타낸다.
그래서, 트리거 펄스가 상호접속 요소(528) 상의 제어 블록(520)으로 복귀될 때, 제어 블록(520)은 감지 증폭기 유니트들을 턴 온(인에이블)시키는 인에이블(트리거) 신호를 발생시킨다. 그 후, 내부의 클록 발생 유니트(510)에 의해 발생된 클록 펄스가 0으로부터 1로 트랜지션할 때, 제어 블록(520)은 감지 증폭기들을 리셋(추적 펄스를 무효 상태로 구동) 및 디세이블(disable)(턴 오프)한다. 판독 동작은 경로(506) 상에서의 상승 에지(rising edge)의 수신에 의해 다시 시작된다.
추적 메커니즘에 대한 앞서 기술된 접근 방식은 몇몇 단점들을 가지며, 그 중의 일부가 아래에 기술된다.
앞서 기술된 바와 같이, 요소(529 및 528)들은 메모리 어레이(120)의 컬럼 라인 상에서 분산 커패시턴스에 의해 유발되는 지연을 가능한 한 정확하게 에뮬레 이션하도록 디자인된다. 이러한 요소들의 파라미터(예를 들어, 길이, 폭 및 두께)들은 실제의 메모리 어레이의 시뮬레이션 모델에 기반하여 선택된다. 시뮬레이션 모델에서의 어떤 부정확성 또는 변화든 이러한 요소들을 위한 파라미터들을 위해 최적보다 작은 값들이 선택되게 할 것이다.
또한, 통과 게이트(580)들과 그들이 에뮬레이션하는 메모리 셀 구조에서의 시리즈 트랜지스터들 사이에는 불일치가 흔히 있다.
또한, 이러한 기술은 구성이 비교적 큰(로우 수가 비교적 많은) 경우 추적 펄스의 상당한 왜곡(큰 상승 및 강하 시간)이 있을 수 있고, 그래서 특히 비교적 큰 구성의 메모리 어레이인 경우에는 감지 증폭기의 동작을 신뢰할 수 없게 할 수 있을 것이다.
앞서 기술된 그러한 요인들로 인해, 감지 증폭기에 대한 인에이블(트리거) 신호의 타이밍은 최적보다 작을 수 있을 것이다. 아래에서 더 자세하게 기술되듯이 본 발명의 다양한 양태들이 그러한 단점들의 적어도 일부를 극복한다.
6. 개선된 추적 메커니즘
도 6은 본 발명의 양태에 따른 추적 메커니즘을 예시하는 메모리 장치의 블록 다이어그램이다. 메모리 장치(600)는 클록 발생기(610), 제어 블록(620), 주소 디코더(110), 메모리 어레이(120)(메모리 셀(650)을 포함), 추적 신호 드라이버(695), 컬럼 추적 부하(696), 스케일러블 드라이버 블록(680), 역 제어 로직(690), 감지 증폭기 블록(130), 및 출력 버퍼(140)를 갖는 것으로 도시된다.
주소 디코더(110), 메모리 어레이(120), 및 출력 버퍼(140)는 앞서 기술된 바와 같이 동작하고, 간결함을 위해 기술을 반복하지 않는다. (감지 증폭기(130)에 있는) 각각의 감지 증폭기 유니트(330-1 내지 330-M)는 감지 인에이블 신호(626)에 의해 지정된 시간 인스턴스에서의 컬럼 라인(280-1 내지 280-M) 상의 출력 신호를 감지한다.
제어 블록(620), 컬럼 추적 부하(696), 추적 신호 드라이버(695), 스케일러블 드라이버(680) 및 역 제어 로직(inverse control logic)(690)은 아래에 더 자세하게 기술되듯이 감지 인에이블 신호(626)를 발생시키도록 동작한다(그래서 추적 회로로서 동작함).
컬럼 추적 부하(696)는 전기적 상호접속 요소로서 구현될 수 있을 것이고 메모리 어레이(120)의 로우에서의 분산 커패시턴스에 의해 유발되는 지연을 에뮬레이션하도록 디자인된다. 컬럼 추적 부하(696)는 컬럼 추적 상호접속(590)과 유사하게 구현될 수 있을 것이다.
클록 발생기(610)는 경로(606) 상에서 (도시되지 않은 외부의 소스로부터) 클록 신호를 수신하고, 클록 신호가 경로(606) 상에서 수신되자마자 네거티브 클록 펄스를 발생시킨다. 클록 펄스의 네거티브(1에서 0으로) 트랜지션 및 포지티브 (0에서 1로) 트랜지션은 제각기 메모리 어레이(120)로부터 워드를 판독하기 위해 요구되는 동작의 시작 및 종료를 나타낸다. 클록 발생기(610)는 또한 내부적으로 발생된 네거티브 클록 펄스를 제어 블록(620)에 전달한다.
추적 신호 드라이버(695)는 제어 블록(620)으로부터 시작 펄스를 수신하고, 포지티브 펄스로 (각각의 경로(698 및 699) 상의) 스케일러블 드라이버 블록(680) 및 역 제어 로직(690)을 구동한다. 추적 신호 드라이버(695)는 버퍼로서 구현되며, 그 구동 강도는 로우 인에이블 신호를 경로(116) 상의 로우 라인 상에 구동하는 드라이버의 구동 강도와 같게 디자인된다.
스케일러블 드라이버 블록(680)은 단일의 컬럼으로서 조직되고 (포지티브 펄스를 제어 블록(620)에 전파함에 있어서) 컬럼 라인에 의해 유발되는 (용량성) 지연을 사실상 복제하도록 디자인된 더미 컬럼 라인(dummy column line)에 접속하는 다수의 (더미) 셀을 갖는다. 그러한 셀들을 이용하는 것은 스케일러블 드라이버 블록(680)이 (메모리 어레이에서) 로우 수가 많은 경우에 유발되는 지연을 정확하게 에뮬레이션하게 한다. 한 실시예에서의 스케일러블 드라이버 블록(680)의 구현은 도 7 및 8을 참조하여 아래에서 더 자세하게 기술된다.
그러나, 로우 수가 적은 경우에는, 스케일러블 드라이버 블록(680)은 자체적으로 메모리 어레이(120)의 컬럼 라인에서 겪게 되는 지연의 정확한 에뮬레이션을 할 수 없을 것이다(아래의 섹션에 기술된 이유로 인해). 역 제어 로직(690)은 (제어 블록(620)에 대한 접속성과 함께) 아래에(도 7을 참조하여 더 자세하게) 기술된 바와 같이 그러한 상황을 교정하도록 동작한다.
역 제어 로직(690)은 로우 수가 적은 경우에 메모리 어레이(120)의 지연을 에뮬레이션하도록 디자인되고, 그러한 시나리오에서는 포지티브 펄스가 신속하게 전파된다(스케일러블 드라이버 블록(680)에 앞서). 그러나, 셀 수가 많은 경우에는, 포지티브 펄스가 스케일러블 드라이버 블록(680)보다 더 빨리 전파되지 않는다. 한 실시예에서는, 아래에서 도 7과 관련하여 기술되듯이 역 제어 로직(690)이 직렬로 접속된 NMOS 트랜지스터와 한 쌍의 인버터로서 구현된다
제어 블록(620)은 경로(605) 상에서 (외부 시스템으로부터) 수신된 주소를 주소 디코더(110)에 전달한다. 또한, 제어 블록(620)은 클록 발생기(610)로부터 클록 펄스의 네거티브 트랜지션을 수신할 때 시작 펄스를 발생시킨다. 시작 펄스는 주소 디코더(110)에서 로우 주소를 디코딩함에 있어서 겪게 될 지연과 동등한 지연으로 발생된다. 한 실시예에서는, 지연이 메모리 장치의 설계자에 의해 정해지고 결정된다.
제어 블록(620)은 역 제어 로직(690) 또는 스케일러블 드라이버 블록(680)으로부터 복귀 펄스를 수신할 때 감지 인에이블 신호(626)를 나타낸다. 앞서 기술된 바(그리고 또한 도 7과 관련한 아래의 기술)로부터 알 수 있듯이, 스케일러블 드라이버 블록(680)으로부터 수신된 복귀 펄스는 로우 수가 많은 경우에 감지 인스턴스를 정확하게 반영한다. 다른 한 편, 로우 수가 적은 경우에는, 역 제어 로직(690)이 감지 인스턴스(또는 감지 인에이블 신호(626)의 발생)를 가속시킨다.
위로부터, 제어 블록(620)이 주소 디코더(110)의 지연을 포함하는 지연을 갖는 시작 펄스를 발생시키고, 컬럼 추적 부하(696)는 로우의 커패시턴스에 의해 유발되는 지연과 동등한 지연을 유발할 것이고, 추적 신호 드라이버(695), 스케일러블 드라이버(680) 및 역 제어 로직(690)의 조합은 컬럼 라인의 커패시턴스에 의해 유발되는 지연과 동등한 지연을 유발함을 알 수 있을 것이다. 구성요소들의 각각이 대응하는 지연을 (사실상) 정확하게 에뮬레이션함으로써, 감지 인스턴스들이 정확하게 결정될 수 있을 것이다.
그러나, 앞서 언급한 바와 같이, 역 제어 로직(690)은 로우 수가 적은 경우에 복귀 펄스를 제공하도록 동작하고, 그렇지 않으면 스케일러블 드라이버(680)들이 복귀 펄스를 제공한다. 컬럼 라인에서의 커패시턴스에 의해 유발되는 지연을 쫓아가는 역 제어 로직(690) 및 스케일러블 드라이버(680)들의 예시적 구현과 함께 기술이 계속된다.
7. 역 제어 로직 및 스케일러블 드라이버
도 7은 한 실시예에서 컬럼 라인에서의 커패시턴스에 의해 유발되는 지연을 에뮬레이션함에 있어서의 역 제어 로직(690) 및 스케일러블 드라이버(680)의 상세사항들을 예시한다. 스케일러블 드라이버 블록(680)은 블록(710-1 내지 710-4, 및 720-1 내지 720-4)들을 갖는 것으로 도시되어 있다. 역 제어 로직(690)은 인버터(740 및 755) 및 NMOS 트랜지스터(756)를 갖는 것으로 도시되어 있다.
각각의 블록(710-1 내지 710-4 및 720-1 내지 720-4)은 더미 컬럼 라인(760)에 접속된 더미 셀을 나타내며, 그러한 더미 셀의 각각은 메모리 어레이(120)에서 이용되는 메모리 셀의 구동 강도와 동등한 구동 강도를 갖는다. 한 실시예에서는, 스케일러블 드라이버 블록(680)이 메모리 어레이(120)에 있는 8개의 로우마다 블록(710-1 내지 710-4 및 720-1 내지 720-4로 도시됨)들 중 하나를 갖고, 도 8에 도시된 구조를 갖는다. 블록(710-1 및 720-1)들은 (회로 접지에 대한 접속에 의해) 영구적으로 디스에이블되며, 그러므로 더미 컬럼 라인(760) 상에 신호를 출력하지 않지만, 블록(710-2 내지 710-4 및 720-2 내지 720-4)들은 인에이블될 때 컬럼 라인(760) 상에 로직 0 신호를 출력한다. 블록(710-1 및 720-1)들은 그래서 더미 컬 럼 라인(760)에 부하가 걸리게 한다.
도 8과 관련해서, PMOS 트랜지스터(850) 및 NMOS 트랜지스터(840)는 전원(860)에 접속된 입력을 갖는 CMOS 스위치를 형성한다. (경로(837) 상의) CMOS 스위치의 출력은 로직 0이다. 그래서, 추적 신호 드라이버(695)가 경로(698)를 1로 구동할 때, 트랜지스터(830)가 턴 온된다. 결과적으로, CMOS 스위치는 컬럼 라인(760)을 0으로 구동한다. 트랜지스터(830)를 비롯한 CMOS 스위치를 형성하는 트랜지스터들은 메모리 어레이/셀에서의 대응하는 요소들과 동일하게 제조된다.
도 7를 계속 보면, 각각의 블록(710-2 내지 710-4 및 720-2 내지 720-4)의 구동 강도는 턴 온될 때 메모리 어레이(120)에 있는 메모리 셀에 의해 발생되는 강도와 동일하다. 컬럼 라인(760)의 커패시턴스도 메모리 어레이의 컬럼 라인의 커패시턴스와 사실상 동등할 것이므로, 경로(760)에서의 복귀 펄스의 전파에서의 지연은 메모리 어레이에 있는 컬럼 라인에서의 지연과 사실상 동등할 것이다.
4개의 블록(710-1 내지 710-4)들의 그룹에서, 3개의 블록(710-2, 710-3 및 710-4)의 각각은 더미 컬럼 라인(760) 상에 신호를 출력(구동)하지만, 하나의 블록(710-1)은 부하로서 동작한다. 메모리 어레이(120)에 있는 8개의 로우마다 한 그룹의 블록(710-1 내지 710-4)이 이용되므로, 구성이 비교적 큰(로우 수가 많은) 경우에는 아주 많은 수의 드라이버(블록(710-2 내지 710-4)들과 유사함)들이 있을 것임을 알 수 있다. 그러므로 스케일러블 드라이버(680)들은 역 제어 로직(690)만큼 신속하게 포지티브 펄스(698)를 (경로(760) 상의 복귀 펄스로서) 전파한다.
그러나, 구성이 비교적 작은(로우 수가 비교적 적은) 경우에는 비례적으로 더 적은 수의 블록(710-2 내지 710-4)들이 있고, 그러므로 구동되지 않는 블록들(블록(710-1)과 유사함) 및 증가된 커패시턴스로 인해 더미 커럼(760) 상의 부하에 비해 불균형적으로 더 적은 수의 드라이버(블록(710-2 내지 710-4)들과 유사함)들이 있다.
그러므로, 구성이 비교적 작은 경우에, 스케일러블 드라이버(680)가 요구되는 것보다 더 느린 포지티브 펄스(698)를 (경로(760) 상의 복귀 펄스로서) 전파한다. 이것은 역 제어 로직(690)에 의해 교정된다. 역 제어 로직(690)은 아래에 기술되듯이 로우 수가 적은 경우에 포지티브 펄스를 (경로(760) 상의 복귀 펄스로서) 더 빨리 전파한다.
인버터(740 및 755)들은 직렬로 접속되고, 그래서 경로(698) 상에 수신된 신호를 전파한다. NMOS 트랜지스터(757)는 인버터(755)의 (경로(756) 상의) 출력이 로직 1일 때 경로(760)를 다운(down) 시킨다. 그래서, 인버터(740 및 755) 및 NMOS 트랜지스터(757)의 구동 강도들을 디자인함으로써, 경로(760) 상에서 하이(high)에서 로우(low)로의 트랜지션이 일어나야 하는 최대 시간 지연이 제어될 수 있다. 스케일러블 드라이버 블록(680)이 그러한 트랜지션을 더 빨라지게 하는 경우에, 역 제어 로직(690)은 경로(760) 상의 신호 수준에 원하는 대로 영향을 미치지 않는다.
위에서, 앞서 기술된 접근 방식으로 인해 감지 인스턴스들이 더 정확하게 결정됨을 알 수 있을 것이다. 타이밍 다이어그램과 관련하여 기술이 계속된다.
8. 타이밍 다이어그램
도 9는 본 발명의 다양한 양태에 따른 한 실시예에서의 메모리 장치의 동작을 예시하는 타이밍 다이어그램이다. 판독 동작은 시간 인스턴스 t0에서의 클록(606)의 상승 에지에서 시작된다. 클록 발생기(610)는 t0에서의 상승 에지에 뒤따르는 펄스를 갖는 내부 신호(905)를 발생시킨다. 메모리 주소는 도시된 바와 같이 시간 인스턴스 t1(t0 근처)에서 외부 시스템으로부터 제공된다.
주소 디코더(110)는 시점 t2에서 로우 인에이블 신호(116)를 발생시킨다. 로우 인에이블은 시점 t3에서 관심 셀에 도달하며, 그 시점에서 메모리 셀 출력 전압(908)은 저장된 비트를 나타내는 값으로의 증강을 시작한다. 제어 블록(620)은 시간 인스턴스 t2에서 시작 펄스(629)를 발생시키며, 그것은 시간 인스턴스 t3에 추적 신호 드라이버(695)에 도달한다.
추적 신호 드라이버(695)는 시간 인스턴스 t3에 포지티브 펄스(698)를 발생시킨다. (경로(760)상의) 복귀 펄스는 t3에서 로직 0으로의 트랜지션을 시작하고 t10에서 로직 0에 도달한다.
제어 블록(620)은 시간 인스턴스 t4에서 감지 인에이블 신호(910)를 발생시킨다. 메모리 어레이 출력은 시간 t4에서 경로(149) 상의 외부 시스템에게 이용 가능해진다. 시간 t5에서, 클록 신호(606)는 판독 사이클의 종료를 나타내는 0으로 복귀된다. 클록 펄스(905)는 도시된 바와 같이 t5에서 로직 1로 복귀된다.
외부 시스템은 시간 인스턴스 t6에서 경로(605) 상의 주소를 제거한다. 로우 인에이블 신호(116)는 시간 t7에서 0으로 복귀된다. 메모리 출력 전압(908)은 t6에서 0으로의 복귀를 시작한다. 시작 펄스(629)는 시간 인스턴스 t5에서 0으로 의 복귀를 시작하고 t8에서 로직 0에 도달한다. 포지티브 펄스(698)는 t8에서 0으로 복귀된다. (경로(760) 상의) 복귀 펄스는 t8에서 로직 1로의 복귀를 시작한다. 감지 인에이블(910)은 t9에서 로직 0으로 트랜지션한다. 경로(149) 상의 버퍼 출력은 t4 후에 출력 비트 값을 갖고 t9 후에 3상 로직(tri-state logic)으로 트랜지션한다.
기간 t1-t2는 주소 디코더(110)에서의 지연을 나타내고 시작 펄스(629)에 대한 지연을 추가함으로써 제어 블록(620)에 의해 에뮬레이션됨을 알 수 있다(그리고, 도시된 바와 같이 t2 근처에서 포지티브 트랜지션을 발생시킴). 기간 t2-t3는 로우 상에서의 커패시턴스에 의해 유발되는 지연을 나타내며 컬럼 추적 부하(696)에 의해 에뮬레이션된다. 기간 t3-t10은 컬럼 라인 상의 커패시턴스로 인한 지연을 나타내며, 앞서 기술된 바와 같이 스케일러블 드라이버 블록(680) 및 역 제어 로직(690)에 의해 에뮬레이션된다.
그래서, 본 발명의 다양한 양태에 따라 제공된 메모리 장치들은 최적의 시점에서 감지 인에이블 신호를 발생시킬 수 있을 것이다.
9. 결어
앞서 본 발명의 다양한 실시예들이 기술되었지만, 그것들은 제한이 아니라 단지 예시적으로 소개된 것이다. 또한, 기술된 본 발명의 다양한 양태, 특징, 구성요소 및/또는 실시예들은 데이터베이스 시스템 및 데이터 웨어하우스 시스템 등과 같은 데이터 저장 시스템에서 단독으로 또는 어떤 조합으로든 구현될 수 있을 것이다. 본 발명이 속하는 기술 분야에서 숙련된 자들은 기술된 실시예들로부터의 다양한 변경 및 많은 다른 실시예들이 청구된 본 발명의 범위 내에 존재함을 알 것이다.

Claims (9)

  1. 메모리 장치에 있어서,
    다수의 로우(row) 및 다수의 컬럼(column)으로서 조직된 다수의 메모리 셀을 갖는 메모리 어레이 - 상기 다수의 메모리 셀의 각각은 대응 비트 값을 저장함 -,
    다수의 컬럼 라인 - 각각의 컬럼 라인은 상기 다수의 컬럼 중 대응하는 컬럼에 있는 셀들의 출력을 위해 공통 경로를 제공함 -,
    다수의 로우 인에이블(row enable) 신호 - 각각의 로우 인에이블 신호는 상기 다수의 로우 중 대응하는 로우에 있는 셀들을 인에이블시켜 셀들이 상기 다수의 컬럼 라인 상에 대응 비트 값들을 제공하게 함 -,
    로우 주소를 수신하고 상기 로우 주소에 따라 상기 다수의 로우 인에이블 신호 중 하나를 인에이블시키는 디코더,
    다수의 감지 증폭기 유니트 - 상기 다수의 감지 증폭기 유니트의 각각은 상기 다수의 컬럼 중 대응하는 컬럼에서 대응 비트 값을 수신하도록 접속되어 있고, 상기 다수의 감지 증폭기 유니트는 감지 인에이블 신호에 따라 상기 다수의 컬럼을 감지함 -, 및
    최적의 시간 인스턴스에서 상기 감지 인에이블 신호를 발생시키는 추적 회로를 포함하고,
    상기 추적 회로는,
    더미 컬럼에 의해 접속된 다수의 더미 셀을 갖는 스케일러블 드라이버 블록 - 상기 더미 셀의 각각은 상기 다수의 셀의 구동 강도와 동일한 구동 강도를 갖고, 상기 스케일러블 드라이버 블록은 제1 펄스를 수신하고 상기 비트 값들이 대응 컬럼 상에서 전파될 때의 지연과 사실상 동등한 지연으로 제1 트랜지션을 발생시킴 -, 및
    상기 제1 트랜지션을 수신하고 그에 응답하여 상기 감지 인에이블 신호를 발생시키는 제어 블록을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 스케일러블 드라이버 블록은 상기 메모리 어레이의 각각의 컬럼에 있는 다수의 메모리 셀의 일부인 다수의 더미 셀을 갖는 메모리 장치.
  3. 제1항에 있어서,
    상기 추적 회로는 제2 트랜지션을 발생시키는 역 제어 로직 블록을 더 포함하고, 상기 제어 블록은 상기 제1 트랜지션 또는 상기 제2 트랜지션의 수신에 응답하여 상기 감지 인에이블 신호를 발생시키며, 상기 역 제어 로직 블록은, 상기 메모리 유니트에 적은 수의 로우가 있는 경우에 상기 스케일러블 드라이버가 상기 제1 트랜지션을 발생시킬 때보다 더 빨리 상기 제2 트랜지션을 발생시키는 메모리 장치.
  4. 제3항에 있어서,
    상기 제어 로직은 공통 경로 상에서 트랜지션을 수신하는 것에 응답하여 상기 감지 인에이블 신호를 발생시키고, 상기 스케일러블 드라이버 블록 및 상기 추적 회로는 상기 공통 경로 상에 상기 제1 트랜지션 및 상기 제2 트랜지션을 제공하도록 연결되어 있는 메모리 장치.
  5. 제3항에 있어서,
    상기 역 제어 로직은,
    직렬로 접속된 다수의 인버터 - 상기 인버터들은 상기 제1 펄스를 전파함 -, 및
    상기 제1 펄스를 수신하는 것에 응답하여 상기 제2 트랜지션이 상기 제어 블록에 제공되게 하는 게이트를 포함하는 메모리 장치.
  6. 제5항에 있어서,
    상기 추적 회로는,
    상기 다수의 로우의 각각에 의해 제공되는 부하를 나타내는 컬럼 추적 부하 -, 및
    상기 제1 펄스를 발생시키는 추적 신호 드라이버 - 상기 추적 신호 드라이버는 상기 컬럼 추적 부하에 접속하는 경로 상에서 상기 제어 블록으로부터 시작 펄스를 수신하고, 상기 시작 펄스는 추적 동작의 시작을 나타냄 - 를 더 포함하는 메모리 장치.
  7. 제6항에 있어서,
    메모리 판독 동작의 시작을 표시하는 클록 발생기를 더 포함하고,
    상기 제어 블록은 상기 로우 주소로부터 상기 로우 인에이블 신호를 발생시킴에 있어서 상기 디코더에 의해 소요될 시간과 동등한 지연을 갖고서 상기 시작 펄스를 발생시키는 메모리 장치.
  8. 제7항에 있어서,
    상기 추적 신호 드라이버는 상기 로우 인에이블 신호를 구동하는 드라이버의 강도와 동등한 구동 강도를 갖는 버퍼를 포함하는 메모리 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    액세스 주소를 제공하는 외부 시스템, 및
    상기 액세스 주소를 수신하는 메모리 유니트 - 상기 메모리 유니트는 메모리 어레이, 컬럼 라인, 로우 인에이블 신호, 디코더, 감지 증폭기 유니트, 추적 회로, 스케일러블 드라이버 블록 및 제어 블록을 포함함 - 를 더 포함하는 메모리 장치.
KR1020087011425A 2005-10-14 2006-10-11 메모리 어레이의 출력을 감지하기 위한 최적의 시간인스턴스를 결정할 수 있는 메모리 장치 KR100905840B1 (ko)

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US11/163,318 US7142466B1 (en) 2005-10-14 2005-10-14 Determining optimal time instances to sense the output of a memory array which can generate data outputs with variable delay

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7881147B2 (en) * 2007-05-31 2011-02-01 Qualcomm Incorporated Clock and control signal generation for high performance memory devices
US7859920B2 (en) * 2008-03-14 2010-12-28 Qualcomm Incorporated Advanced bit line tracking in high performance memory compilers
US7787317B2 (en) * 2008-11-07 2010-08-31 Mediatek Inc. Memory circuit and tracking circuit thereof
US8233337B2 (en) * 2009-10-19 2012-07-31 International Business Machines Corporation SRAM delay circuit that tracks bitcell characteristics
US8913440B2 (en) 2011-10-05 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking mechanisms
US8964492B2 (en) * 2012-07-27 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking mechanism for writing to a memory cell
US9105328B2 (en) * 2012-07-31 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking signals in memory write or read operation
US9583181B1 (en) * 2015-10-01 2017-02-28 Taiwan Semiconductor Manufacturing Company Ltd. SRAM device capable of working in multiple low voltages without loss of performance
US9607683B1 (en) * 2015-12-15 2017-03-28 Taiwan Semiconductor Manufacturing Company Ltd. Emulator for imulating an operation of a SRAM

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5724294A (en) * 1996-12-30 1998-03-03 Intel Corporation Self-tracking sense amplifier strobing circuit and method
US6738296B2 (en) * 2002-05-03 2004-05-18 Samsung Electronics Co., Ltd. Sense amplifier enable signal generating circuits having process tracking capability and semiconductor memory devices including the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5091879A (en) * 1989-02-14 1992-02-25 Texas Instruments Incorporated BiCMOS static memory with improved performance stability
US6618309B2 (en) * 2001-10-09 2003-09-09 Analog Devices, Inc. Adjustable memory self-timing circuit
JP2004022070A (ja) * 2002-06-17 2004-01-22 Renesas Technology Corp 半導体記憶装置
US7234034B2 (en) * 2002-09-16 2007-06-19 Texas Instruments Incorporated Self-clocking memory device
US6831853B2 (en) * 2002-11-19 2004-12-14 Taiwan Semiconductor Manufacturing Company Apparatus for cleaning a substrate
US7016245B2 (en) * 2004-02-02 2006-03-21 Texas Instruments Incorporated Tracking circuit enabling quick/accurate retrieval of data stored in a memory array
JP4598420B2 (ja) * 2004-03-18 2010-12-15 富士通セミコンダクター株式会社 半導体記憶装置、及びタイミング制御方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5724294A (en) * 1996-12-30 1998-03-03 Intel Corporation Self-tracking sense amplifier strobing circuit and method
US6738296B2 (en) * 2002-05-03 2004-05-18 Samsung Electronics Co., Ltd. Sense amplifier enable signal generating circuits having process tracking capability and semiconductor memory devices including the same

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Publication number Publication date
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