JP2010192800A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】製造コストを抑え、且つ高い信頼性を有する不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、互いに交差するワード線WL、ビット線BLの各交差部に配置されたメモリセルMCを備える。メモリセルMCは、第1電極層62と、第1電極層62の上層に積層され、可変抵抗素子R1、R2として機能する可変抵抗層63a、63bと、積層された可変抵抗層63a、63bの間に形成された第2電極層64と、最上部の可変抵抗層63bの上層に形成された第3電極層65とを備える。可変抵抗層63a、63bは、炭素を含む材料により構成されている。
【選択図】図3
【解決手段】不揮発性半導体記憶装置は、互いに交差するワード線WL、ビット線BLの各交差部に配置されたメモリセルMCを備える。メモリセルMCは、第1電極層62と、第1電極層62の上層に積層され、可変抵抗素子R1、R2として機能する可変抵抗層63a、63bと、積層された可変抵抗層63a、63bの間に形成された第2電極層64と、最上部の可変抵抗層63bの上層に形成された第3電極層65とを備える。可変抵抗層63a、63bは、炭素を含む材料により構成されている。
【選択図】図3
Description
本発明は、メモリセルを積層した多層構造の不揮発性半導体記憶装置に関する。
近年、携帯機器が広く普及し、さらに、取り扱うデータ量も増加していることから、小型で携帯可能な、かつ大容量の不揮発性メモリデバイスの需要がますます増えてきている。例えば、NAND型フラッシュメモリは、携帯電話やデジタルカメラ、デジタルムービーカメラなどのアプリケーションに多用され、大きな市場規模を形成するに至っている。しかしながら、上記フラッシュメモリは、記録層への電荷注入を伴う特性劣化のため書き換え回数に制限があり、また、情報の書き込み、読み出し速度も十分でない問題もある。そこで、上記フラッシュメモリに代わる新たな不揮発性メモリ素子が要望されており、その一つに、抵抗状態を可逆的に変化することで情報を記憶する可変抵抗型メモリセルを用いた不揮発性メモリ素子が注目されている(例えば非特許文献1及び2)。
可変抵抗型メモリセルは、通常、可変抵抗層と、可変抵抗層を挟む電極から構成されている。可変抵抗層は、異なる二つ以上の電気抵抗状態を取ることができ、電極間に一定の閾値電圧、閾値電流、閾値電荷を印加することにより、可変抵抗層の抵抗状態を変化させ、その抵抗値の違いをデータに対応させて記録する。さらにデータは非破壊で読み出しを行うことができる特徴をもつ。
例えば、現在、可変抵抗層の材料としては、ニッケル酸化物(NiO)や、ストロンチウムジルコニウム酸化物(SrZrO3)など多元系酸化物など、金属酸化物が提案されている。これら金属化合物は、下部電極層の上に、物理的もしくは化学的な手法を用いて、均一に成膜される。その上にさらに上部電極を積層することにより、メモリセル構造が作成される。一般に金属酸化物材料は、均質な膜質を得ることが容易ではあるが、成膜直後は電気的に高抵抗状態である。このため、次に説明する「フォーミング」と呼ばれる動作が必要である。すなわち、このようなメモリセルの両端に高電圧を印加し、これにより大電流を金属酸化物に流す。この大電流は、金属酸化物内で局所的な電流が流れ易い領域、所謂、フィラメントパスと呼ばれる微小な電流経路を作製する。これにより、メモリセル構造が、記憶素子として動作可能な状態となる。以下では、この動作を、フォーミング(forming)と呼ぶ。このフォーミング工程の後、ある閾値を越える電圧を印加することで、フィラメントパスが切断あるいは修復を繰り返すようになり、メモリセルの電気的な抵抗値が変化し、メモリセルにデータが書き込まれる。なお、閾値電圧以下であれば、抵抗値は変化せず、このときの抵抗値を情報として読み出すことができる。
しかしながら金属酸化物膜を用いたメモリセルに対するフォーミングに用いられる電圧は、通常の可変抵抗スイッチングに要する閾値電圧に比べて大きな電圧である。このため、フォーミング時に可変抵抗素子の抵抗が高抵抗状態から低抵抗状態に変化した瞬間に非常に大きな電流が流れてしまう。この過剰電流の通電により、配線、トランジスタ、ダイオードなどを破壊してしまう恐れがある。このため、フォーミング動作は低電圧で行うことが望ましい。
また素子の特性を安定させるためには、金属酸化物膜内に均一なフィラメントパスを作製する必要があり、適切な位置に、適切な大きさの電流パスを、均一に形成しなければ、素子特性のばらつきを小さくすることができず、あるいは動作不良となり、歩留まりを低下させてしまう。
動作不良を回避するためには、冗長救済回路と呼ばれる、不良ビットを切り離す追加回路が必要となるが、不良ビットが多いほど、冗長救済回路の面積を広く確保しておく必要があり、チップ面積、すなわち製造コストを増大させる課題がある。
P. Vettiger, G. Cross, M. Despont, U. Drechsler, U. Durig, B. Gotsmann, W. Haberle, M. A. Lants, H. E. Rothuizen, R. Stutz and G. K. Binnig, IEEE Trans. Nanotechnology 1, 39(2002)
P. Vettiger, T. Albrecht, M. Despont, U. Drechsler, U. Durig, B. Gotsmann, D. Jubin, W. Haberle, M. A. Lants, H. E. Rothuizen, R. Stutz, D. Wiesmann and G. K. Binnig, P. Bachtold, G. Cherubini, C. Hagleitner, T. Loeliger, A. Pantazi, H. Pozidis and E. Eleftheriou, in Technical Digest, IEDM03 pp.763-766
本発明は、製造コストを抑え、且つ高い信頼性を有する不揮発性半導体記憶装置を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、互いに交差する第1配線及び第2配線の各交差部に配置されたメモリセルを備え、前記メモリセルは、第1電極層と、前記第1電極層の上層に積層され、可変抵抗素子として機能する複数層の可変抵抗層と、積層された前記可変抵抗層の間に形成された第2電極層と、最上部の前記可変抵抗層の上層に形成された第3電極層とを備え、前記可変抵抗層は、炭素を含む材料により構成されていることを特徴とする。
本発明は、製造コストを抑え、且つ高い信頼性を有する不揮発性半導体記憶装置を提供することができる。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
[第1実施形態]
[第1実施形態に係る不揮発性半導体記憶装置の回路構成]
先ず、図1を参照して、本発明の第1実施形態に係る不揮発性半導体記憶装置の回路構成について説明する。図1は、第1実施形態に係る不揮発性半導体記憶装置の回路図である。
[第1実施形態に係る不揮発性半導体記憶装置の回路構成]
先ず、図1を参照して、本発明の第1実施形態に係る不揮発性半導体記憶装置の回路構成について説明する。図1は、第1実施形態に係る不揮発性半導体記憶装置の回路図である。
第1実施形態に係る不揮発性半導体記憶装置は、図1に示すように、メモリセルアレイ10、ワード線選択回路20a、ワード線駆動回路20b、ビット線選択回路30a、及びビット線駆動回路30bを有する。
メモリセルアレイ10は、図1に示すように、互いに交差するワード線WL(WL1、WL2)及びビット線BL(BL1、BL2)、並びにワード線WL及びビット線BLの交差部に配置されたメモリセルMC(MC<1,1>〜MC<2,2>)を有する。ワード線WLは、Y方向に所定ピッチをもって配列され、X方向に延びるように形成されている。ビット線BLは、X方向に所定ピッチをもって配列され、Y方向に延びるように形成されている。すなわち、メモリセルMCは、X方向及びY方向にて形成される面上にマトリクス状に配置されている。
メモリセルMCは、図1に示すように、ダイオードDI、及び可変抵抗素子R1、R2を有する。ダイオードDIのアノードは、ワード線WLに接続され、そのカソードは、可変抵抗素子R1の一端に接続されている。可変抵抗素子R1、R2は、電気的に書き換え可能で抵抗値に基づいてデータを不揮発に記憶する。可変抵抗素子R1と可変抵抗素子R2は、直列接続されている。可変抵抗素子R2の他端は、ビット線BLに接続されている。
ワード線選択回路20aは、図1に示すように、複数の選択トランジスタTra(Tra1、Tra2)を有する。選択トランジスタTraの一端は、ワード線WLの一端に接続され、その他端は、ワード線駆動回路20bに接続されている。選択トランジスタTraのゲートには、信号Sa(Sa1、Sa2)が供給される。すなわち、ワード線選択回路20aは、信号Saを制御することにより、ワード線WLを選択的にワード線駆動回路20bに接続する。
ワード線駆動回路20bは、図1に示すように、メモリセルMCのデータ消去、メモリセルMCへのデータ書き込み、及びメモリセルMCからのデータ読み出しに必要な電圧をワード線WLへと印加する。
ビット線選択回路30aは、図1に示すように、複数の選択トランジスタTrb(Trb1、Trb2)を有する。選択トランジスタTrbの一端は、ビット線BLの一端に接続され、その他端は、ビット線駆動回路30bに接続されている。選択トランジスタTrbのゲートには、信号Sb(Sb1、Sb2)が供給される。すなわち、ビット線選択回路30aは、信号Sbを制御することにより、ビット線BLを選択的にビット線駆動回路30bに接続する。
ビット線駆動回路30bは、図1に示すように、メモリセルMCのデータ消去、メモリセルMCへのデータ書き込み、及びメモリセルMCからのデータ読み出しに必要な電圧をビット線BLへと印加する。また、ビット線駆動回路30bは、ビット線BLから読み出したデータを外部に出力する。
[第1実施形態に係るメモリセルアレイ10の積層構造]
次に、図2、及び図3を参照して、第1実施形態に係るメモリセルアレイ10の積層構造について説明する。図2は、第1実施形態に係るメモリセルアレイ10の拡大斜視図である。
次に、図2、及び図3を参照して、第1実施形態に係るメモリセルアレイ10の積層構造について説明する。図2は、第1実施形態に係るメモリセルアレイ10の拡大斜視図である。
メモリセルアレイ10は、図2に示すように、基板40の上層に形成されている。メモリセルアレイ10は、下層から上層へと、第1導電層50、メモリ層60、第2導電層70、及び配線層80を有する。第1導電層50は、ワード線WLとして機能する。メモリ層60は、メモリセルMCとして機能する。第2導電層70は、ビット線BLとして機能する。
第1導電層50は、図2に示すように、Y方向に所定ピッチをもって、X方向に延びるストライプ状に形成されている。第1導電層50は、金属にて構成されている。第1導電層50は、熱に強く、且つ抵抗値の低い材料が望ましく、例えば、タングステン(W)、チタン(Ti)、タンタル(Ta)、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。
メモリ層60は、図2に示すように、第1導電層50上に設けられ、X方向及びY方向にマトリクス状に配列されている。
第2導電層70は、図2に示すように、X方向に所定ピッチをもって、Y方向に延びるストライプ状に形成されている。第2導電層70は、メモリ層60の上面に接するように形成されている。第2導電層70は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン(W)、チタン(Ti)、タンタル(Ta)、及びこれらの窒化物、もしくはこれらの積層構造等にて構成されている。
配線層80は、図2に示すように、第1、第2プラグ層81a、81b、及び第1、第2配線層82a、82bを有する。第1プラグ層81aは、第1導電層50の上面から積層方向に延びるように形成されている。第2プラグ層81bは、第2導電層70の上面から積層方向に延びるように形成されている。第1配線層82aは、第1プラグ層81aの上面に接するように形成されている。第2配線層82bは、第2プラグ層81bの上面に接するように形成されている。
次に、図3を参照して、各層の詳細な積層構造について説明する。図3は、図2の断面図である。
第1導電層50は、図3に示すように、基板40上に層間絶縁層91を介して形成されている。層間絶縁層91は、TEOS(テトラエトキシシランSi(OC2H5)4))、BSG(ホウ素ケイ酸ガラス)、p−SiO2(プラズマ酸化膜)などのシリコン酸化膜にて構成されている。
メモリ層60は、図3に示すように、下層から上層へと、ダイオード層61、第1電極層62、可変抵抗層63a、第2電極層64、可変抵抗層63b、及び第3電極層65を有する。なお、メモリ層60のデバイスサイズは、数十μm2以下である。
ダイオード層61は、第1導電層50の上面に形成されている。ダイオード層61は、ダイオードDIとして機能する。ダイオード層61は、例えば、MIM(Metal-Insulator-Metal)構造、PIN構造(P+poly-Silicon - Intrinsic - N+poly-Silicon)等にて構成されている。
第1電極層62は、ダイオード層61の上面に形成されている。第1電極層62は、チタン(Ti)、ジルコニウム(Zr)、ハフニウム(Hf)、タンタル(Ta)、タングステン(W)、アルミニウム(Al)、シリコン(Si)、ルテニウム(Ru)、イリジウム(Ir)、白金(Pt)のいずれか、これらの合金、又はこれらの窒化物にて構成されている。
可変抵抗層63aは、第1電極層62の上面に形成されている。可変抵抗層63aは、可変抵抗素子R1として機能する。可変抵抗層63aは、印加される電圧、通電される電流、もしくは注入される電荷の少なくともいずれかによって電気抵抗率を変化させる。可変抵抗層63aは、炭素を含み、成膜時に低抵抗状態となるように構成されている。可変抵抗層63aは、高電圧を印加してフィラメントパスを形成する必要がない程度の低抵抗状態を有する。可変抵抗層63aの水素濃度は、20%以下である。
可変抵抗層63aは、具体的に、微小な結晶粒径を有するグラファイト成分と、結晶構造の乱れた炭素(無定形炭素、もしくはアモルファスカーボン)との混合体にて構成されている。また、可変抵抗層63aは、その一部、又は全体を、カーボンナノ材料にて構成されていてもよい。ここで、カーボンナノ材料は、微小なナノオーダースケールのカーボンからなる立体構造を有するものである。例えば、カーボンナノ材料は、シングルウォール、ダブルウォール、マルチウォールのカーボンナノチューブ、フラーレンを含む。
可変抵抗層63aは、具体的に、電流通電によるジュール熱の発生により、炭素の結晶構造をアモルファス状態から結晶化状態へ可逆的に変化させることによって、その抵抗を変化させる。或いは、可変抵抗層63aは、具体的に、電流通電によるジュール熱の発生により、炭素原子の結合をsp2結合からsp3結合へ可逆的に変化させることによって、その抵抗を変化させる。
第2電極層64は、積層された可変抵抗層63a、63bの間に形成されている。第2電極層64は、チタン、ジルコニウム、ハフニウム、タンタル、タングステン、アルミニウム、シリコン、ルテニウム、イリジウム、白金のいずれか、これらの合金、又はこれらの窒化物とにて構成されている。例えば、第2電極層64は、炭素及び窒素を含む層(例えば、窒化炭素(CNX))にて構成されていてもよい。第2電極層64は、導電性材料で且つ抵抗状態が変化しない材料であればよい。
可変抵抗層63bは、第2電極層64の上面に形成されている。可変抵抗層63bは、上述した可変抵抗層63aと同様の構成を有する。
第3電極層65は、可変抵抗層63bの上面に形成され、その上面は、第2導電層70の下面に接するように形成されている。第3電極層65は、第1電極層62と同様の構成を有する。なお、上記メモリ層60は、層間絶縁層93に覆われている。
第1、第2プラグ層81a、81bは、層間絶縁層93を貫通するホール94a、94bを埋めるように形成されている。ホール94aは、第1導電層50の上面に達するように形成されている。ホール94bは、第2導電層70の上面に達するように形成されている。
[第1実施形態の書き込み/消去/読み出し動作]
次に、図1を参照して、第1実施形態の書き込み/消去/読み出し動作について説明する。以下の説明においては、図1のメモリセルMC<1,1>を選択して、そのメモリセルMC<1,1>を対象に、各種動作を実行するものとする。
次に、図1を参照して、第1実施形態の書き込み/消去/読み出し動作について説明する。以下の説明においては、図1のメモリセルMC<1,1>を選択して、そのメモリセルMC<1,1>を対象に、各種動作を実行するものとする。
[書込み動作]
先ず、書込み動作(セット動作)について説明する。書込み動作において、選択したワード線WL1の電位は、選択したビット線BL1の電位よりも相対的に高く設定される。例えば、ビット線BL1を接地電位とするのであれば、ワード線WL1に正の電位を与えればよい。
先ず、書込み動作(セット動作)について説明する。書込み動作において、選択したワード線WL1の電位は、選択したビット線BL1の電位よりも相対的に高く設定される。例えば、ビット線BL1を接地電位とするのであれば、ワード線WL1に正の電位を与えればよい。
上記工程により、選択されたメモリセルMC<1,1>に所定電圧が印加され、そのメモリセルMC<1,1>内に電位勾配が生じ、電流パルスが流れる。この電流パルスによって、可変抵抗素子R1、R2は、高抵抗状態から低抵抗状態に変化する。
また、この書込み動作時にワード線WL1に与える電圧のパルス幅は、消去動作時に与える電圧のパルス幅よりも長い。すなわち、書込み動作時には、消去動作時よりも長時間に亘ってワード線WL1に電圧が印加される。
また、書込み動作時には、非選択のワード線WL2、及び非選択のビット線BL2は、全て同電位にバイアスしておくことが望ましい。また、書込み動作前のスタンバイ時には、全てのワード線WL1、WL2、及び全てのビット線BL1、BL2をプリチャージしておくことが望ましい。
[消去動作]
次に、消去動作(リセット動作)について説明する。消去動作において、選択したワード線WL1の電位は、選択したビット線BL1の電位よりも相対的に高く設定される。例えば、ビット線BL1を接地電位とするのであれば、ワード線WL1に正の電位を与えればよい。
次に、消去動作(リセット動作)について説明する。消去動作において、選択したワード線WL1の電位は、選択したビット線BL1の電位よりも相対的に高く設定される。例えば、ビット線BL1を接地電位とするのであれば、ワード線WL1に正の電位を与えればよい。
上記工程により、選択されたメモリセルMC<1,1>に、大電流パルスが流れ、それにより生じるジュール熱、及び残留熱によって、消去動作が実行される。或いは、上記大電流パルスによる印加電圧、若しくは電流エネルギーそのものにより、消去動作が実行される。消去動作においては、可変抵抗素子R1、R2は、低抵抗状態から高抵抗状態に変化する。
また、上述したように、この消去動作時にワード線WL1に与える電圧のパルス幅は、書込動作時に与える電圧のパルス幅よりも短い。すなわち、消去動作時には、書込み動作時よりも短時間でワード線WL1に電圧が印加される。以上のように、消去動作時のパルス幅と、書込み動作時のパルス幅とを使い分けることにより、消去動作と書込み動作とを区別して実行することができる。
[読出動作]
次に、読出動作について説明する。読出動作において、電流パルス(読出電流)が、選択したビット線BL1から選択したメモリセルMC<1,1>に与えられる。そして、ビット線駆動回路30bにて、ビット線BL1からの電流を読み出し、メモリセルMC<1,1>の抵抗値を測定することにより、読出動作は実行される。
次に、読出動作について説明する。読出動作において、電流パルス(読出電流)が、選択したビット線BL1から選択したメモリセルMC<1,1>に与えられる。そして、ビット線駆動回路30bにて、ビット線BL1からの電流を読み出し、メモリセルMC<1,1>の抵抗値を測定することにより、読出動作は実行される。
[第1実施形態に係る不揮発性半導体記憶装置の製造方法]
次に、図4〜図10を参照して、第1実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図4〜図10は、第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略図である。
次に、図4〜図10を参照して、第1実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図4〜図10は、第1実施形態に係る不揮発性半導体記憶装置の製造工程を示す概略図である。
先ず、図4に示すように、シリコン(Si)にて構成された基板40上に、減圧CVD法を用いて200nmのTEOSを堆積させ、層間絶縁層91を形成する。続いて、層間絶縁層91の上に、5nmのチタン(Ti)、10nmの窒化チタン(TiN)を堆積させ、層50Aを形成する。層間絶縁層91、及び層50Aは、基板40と平行な方向に2次元的に広がるように形成される。
ここで、層間絶縁層91は、層50A(金属)と基板40(シリコン)とが反応して生じる異常成長による欠陥を抑制させるために設ける。また、層間絶縁層91は、コンタクトホール94a、94bが基板40にまで達することを抑制させるために設ける。
また、層50Aのチタン(Ti)は、窒化チタン(TiN)と層間絶縁層91との間の密着性を高めて、それらを剥がれにくくするために設ける。また、層50Aの窒化チタン(TiN)の膜厚は、5nm以上、50nm以下が望ましい。ここで、5nmより小さければ、窒化チタンの核成長により、原子レベルで平坦とはならない。一方、50nmより大きければ、層の応力によるウエハの反りにより密着性が悪くなる。層50Aは、タングステン(W)、チタン(Ti)、タンタル(Ta)、及びこれらの窒化物、もしくはこれらの積層構造であってもよい。
続いて、図4に示すように、層50A上に、順次、層61A、層62A、層63aA、層64A、層63bA、及び層65Aを堆積させる。層61A、層62A、層63aA、層64A、層63bA、及び層65Aは、基板40と平行な方向に2次元的に広がるように形成する。
層61Aは、MIM構造、又はPIN構造にて構成される。層62Aは、チタン(Ti)、ジルコニウム(Zr)、ハフニウム(Hf)、タンタル(Ta)、タングステン(W)、アルミニウム(Al)、シリコン(Si)、ルテニウム(Ru)、イリジウム(Ir)、白金(Pt)のいずれか、これらの合金、又はこれらの窒化物にて構成される。層62Aの膜厚は、50nm以下が望ましい。
層63aAは、印加される電圧、通電される電流、もしくは注入される電荷の少なくともいずれかによって電気抵抗率を変化させるように構成される。層63aAは、炭素を含み、成膜時にフォーミング動作によらず低抵抗状態となるような材料膜により構成される。層63aAの膜厚は、10nm以上、100nm以下が望ましい。ここで、層63aAの膜厚が10nmより小さければ、電気抵抗が低く、過大な電流が流れて素子は破壊される。一方、層63aAの膜厚が100nmより大きければ、高抵抗となり、必要な電流を流すことは困難となる。
例えば、層63aAの堆積は、プラズマ化学気相堆積法(CVD:Chemical Vapor Deposition)法を用いて、プロピレン(C3H6)からなる原料ガスを、キャリアガスとなるヘリウム(He)と同時にウェハ上に供給し、ウェハ温度を500℃、プラズマ放電電力を300Wとして実行する。なお、原料ガスは、他の炭化水素系のガス、例えば、アセチレン(C2H2)等であってもよい。成膜温度は、500℃以上が望ましい。ここで、成膜温度が低ければ、積層構造にアモルファス成分が増え、電気抵抗が高くなり、スイッチングに必要な電流を流すことは困難となる。本実施形態では、500℃以上に設定することによって、層63aAの結晶構造は、導電性のグラファイト成分を多く含み、その結果、層63aAは、導電性となる。なお、堆積時の温度が500℃未満であったとしても、堆積後に500℃以上の熱処理を加えることによって、層63aAは、導電性となる。また、上記のようにCVD法では、炭化水素系のガスを反応ガスとして用いるが、この場合、堆積条件によっては、層63aA内に水素が残留することがある。この水素の残留量は、堆積条件によって異なるが、20原子%以下の範囲であることが望ましい。ここで、層63aAの水素含有量が多ければ、層62A上に形成された自然酸化層と反応し、それらの間の密着性は劣化する。
層64Aは、チタン、ジルコニウム、ハフニウム、タンタル、タングステン、アルミニウム、シリコン、ルテニウム、イリジウム、白金のいずれ、これらの合金にて構成される。例えば、層64Aは、炭素及び窒素を含む層(例えば、窒化炭素(CNX))にて構成されていてもよく、この場合、層63aAと連続して形成できるので、より好ましい(窒素濃度40原子パーセント以下が良い)。層64Aは、導電性材料で且つ抵抗状態が変化しない材料であればよい。
例えば、金属チタンターゲットをアルゴンと窒素からなる混合雰囲気中でスパッタリングすることにより、層63aAの上に窒化チタン(TiN)を堆積させて、層64Aを形成する。層64Aの膜厚は、5nm程度以上である。
例えば、層64Aの堆積は、層63aAの上に、5nmの窒化チタン(TiN)を堆積させ、その後、金属チタンターゲットをアルゴンと窒素からなる混合雰囲気中でスパッタリングすることにより実行される。
層63bAは、層63aAと略同様の構成を有し、層63aAと略同様の工程を経て堆積される。なお、層63bAは、層63aAが炭素を含む膜である限り、層63aAと異なる組成、材料であってもよく、その堆積条件も異なるものであって良い。すなわち、層63bAは、上記の電気抵抗値を変化させる層でありさえすればよい。
層65Aは、層62Aと略同様の構成を有し、層62Aと略同様の工程を経て堆積される。
次に、図5に示すように、層50A、層61A、層62A、層63aA、層64A、層63bA、及び層65Aを貫通するように溝T1を形成する。溝T1は、Y方向に所定ピッチをもってX方向に延びるようにストライプ状に形成する。この工程により、層50Aは、第1導電層50となる。また、層61A、層62A、層63aA、層64A、層63bA、及び層65Aは、Y方向に所定ピッチをもってX方向に延びるようにストライプ状に形成された層61B、層62B、層63aB、層64B、層63bB、及び層65Bとなる。溝T1は、リソグラフィー技術、反応性イオンエッチングを用いて形成する。
続いて、図6に示すように、溝T1を埋めるように、酸化シリコン(SiO2)を堆積させた後、CMP(Chemical Mechanical Polishing)法を用いて平坦化を行い、層間絶縁層92を形成する。
次に、図7に示すように、層間絶縁層92の上面、及び層65Bの上面に、Ti/TiN、または、W,WSiもしくはこれらの積層体を堆積させ、層70Aを形成する。層70Aは、基板40と平行な方向に2次元的に広がるように形成される。
続いて、図8に示すように、層70A、層61B、層62B、層63aB、層64B、層63bB、及び層65Bを貫通するように、溝T2を形成する。溝T2は、X方向に所定ピッチをもってY方向に延びるようにストライプ状に形成する。この工程により、層61Bは、ダイオード層61となる。層62Bは、第1電極層62となる。層63aBは、可変抵抗層63aとなる。層64Bは、第2電極層64となる。層63bBは、可変抵抗層63bとなる。層65Bは、第3電極層65となる。層70Aは、第2導電層70となる。溝T2は、リソグラフィー技術、反応性イオンエッチング(RIE(Reactive Ion Etching))を用いて形成する。
次に、図9に示すように、溝T2、及び第2導電層70を埋めるように、酸化シリコン(SiO2)を堆積させた後、CMP(Chemical Mechanical Polishing)法を用いて平坦化を行い、層間絶縁層93を形成する。
続いて、図10に示すように、層間絶縁層93を貫通するようにホール94a、94bを形成する。ホール94aは、第1導電層50の上面に達するように形成する。ホール94bは、第2導電層70の上面に達するように形成する。
図10に示す工程の後、ホール94a、94bを埋めるように、第1、第2プラグ層81a、81bを形成し、続いて、その上面に第1、第2配線層82a、82bを形成する。以上の工程を経て、図3に示す、第1実施形態に係る不揮発性半導体記憶装置が形成される。
[可変抵抗層63a、63bの特性]
次に、図11、及び図12を参照して、可変抵抗層63a、63bの特性について説明する。図11は、可変抵抗層63a、63bにおける堆積温度(℃)と抵抗率の関係を示した図である。図12は、可変抵抗層63a、63bにおける熱処理温度(℃)と抵抗率の関係を示した図である。また、図12は、350℃で堆積した層に対し、窒素雰囲気中で60秒の熱処理を加えた例を示している。
次に、図11、及び図12を参照して、可変抵抗層63a、63bの特性について説明する。図11は、可変抵抗層63a、63bにおける堆積温度(℃)と抵抗率の関係を示した図である。図12は、可変抵抗層63a、63bにおける熱処理温度(℃)と抵抗率の関係を示した図である。また、図12は、350℃で堆積した層に対し、窒素雰囲気中で60秒の熱処理を加えた例を示している。
図11に示すように、堆積温度が低ければ、その電気抵抗率は高くなり、堆積温度が高ければ、その電気抵抗率は低くなる。本実施形態においては、特に500℃付近の堆積温度が好ましい。
図12に示すように、熱処理温度が低ければ、その電気抵抗率は高くなり、熱処理温度が高ければ、その電気抵抗率は低くなる。本実施形態においては、特に500℃付近の熱処理温度が好ましい。
[第1実施形態に係る不揮発性半導体記憶装置の効果]
次に、第1実施形態に係る不揮発性半導体記憶装置の効果について説明する。第1実施形態に係る不揮発性半導体記憶装置において、メモリセルMCは、直列に接続された可変抵抗素子R1、R2を有する(図1参照)。ここで、可変抵抗素子R1、R2が共に正常に動作する場合、可変抵抗素子R1、R2のうちいずれか一方が、抵抗状態を変化させ、他方は、その抵抗状態を変化させない。これにより、抵抗変化を生じさせない抵抗変化素子R1(又はR2)は、抵抗変化に伴う劣化を抑えることができる。一方、可変抵抗素子R1、R2のいずれか一方が、素子破壊に至り導通状態(常低抵抗状態)となった場合(寿命により不良となる場合)を考える。この場合、素子破壊に至っていない他方の可変抵抗素子R1(又はR2)の抵抗状態が変化することにより、メモリセルMC全体としては、不良となることはない。
次に、第1実施形態に係る不揮発性半導体記憶装置の効果について説明する。第1実施形態に係る不揮発性半導体記憶装置において、メモリセルMCは、直列に接続された可変抵抗素子R1、R2を有する(図1参照)。ここで、可変抵抗素子R1、R2が共に正常に動作する場合、可変抵抗素子R1、R2のうちいずれか一方が、抵抗状態を変化させ、他方は、その抵抗状態を変化させない。これにより、抵抗変化を生じさせない抵抗変化素子R1(又はR2)は、抵抗変化に伴う劣化を抑えることができる。一方、可変抵抗素子R1、R2のいずれか一方が、素子破壊に至り導通状態(常低抵抗状態)となった場合(寿命により不良となる場合)を考える。この場合、素子破壊に至っていない他方の可変抵抗素子R1(又はR2)の抵抗状態が変化することにより、メモリセルMC全体としては、不良となることはない。
また、第1実施形態に係るメモリ層60は、可変抵抗層63aと可変抵抗層63bとの間に第2電極層64を有する(図3参照)。ここで、第1実施形態の効果を説明するため、比較例を考える。比較例に係るメモリ層は、第2電極層64を有しておらず、可変抵抗層63aと可変抵抗層63bは連続して一体に形成されている。このような比較例においては、抵抗変化層63aにて生じた欠陥が、抵抗変化層63bに伝播する。一方、第1実施形態に係るメモリ層60においては、第2電極層64にて分離されているので、可変抵抗層63aにて生じた欠陥は、可変抵抗層63bに伝播することはない。
すなわち、以上のように第1実施形態に係る不揮発性半導体記憶装置は、単一の可変抵抗素子を含むメモリセルを有する不揮発性半導体記憶装置に比べ、信頼性を高く保持することができる。
また、第1実施形態に係る可変抵抗層63a、63b(可変抵抗素子R1、R2として機能)は、炭素を含み、成膜時に低抵抗状態となるように構成されている(図3参照)。よって、可変抵抗層63a、63bにおいては、金属酸化物(NiO、又はSrZrO3)のようにフィラメントパスを形成するフォーミングが不要である。これにより、可変抵抗層63a、63bは、フォーミング時の大電流通電を不要とし、もって素子破壊を抑制することができる。また、第1実施形態に係る不揮発性半導体記憶装置は、フォーミングを実行する周辺回路(高耐圧、大電流駆動のトランジスタを含む回路)を要しないので、チップ全体の占有面積を縮小化することができる。また、第1実施形態に係る不揮発性半導体記憶装置は、可変抵抗層63a、63bに大電流を流す必要がないので、配線層80(図3参照)の断面積を縮小化することができ、これにより可変抵抗層63a、63b自体の占有面積も縮小化することができる。
また、第1実施形態に係るメモリ層60は、積層方向に可変抵抗層63a、63bを設けている(図3参照)。可変抵抗層63a、63bのいずれか一方が、上述したようにメモリセルMCを救済する救済回路として機能する。したがって、2次元的にその救済回路を配置する場合と比較して、第1実施形態に係るメモリ層60は、占有面積を縮小化することができる。よって、第1実施形態に係る不揮発性半導体記憶装置は、製造コストを抑えることができる。
なお、第1実施形態では、上述したように図5〜図8の工程にて2回の溝加工を行い、柱状のメモリ層60(メモリセルMC)が形成される。しかしながら、本発明に係る製造工程は、リソグラフィー技術により島状の加工用マスクを形成し、そのマスクを用いてメモリ層60となる各層に対して反応性イオンエッチングを行うことにより、柱状のメモリ層60を形成するものであってもよい。
[第2実施形態]
[第2実施形態に係る不揮発性半導体記憶装置の回路構成]
次に、図13を参照して、第2実施形態に係る不揮発性半導体記憶装置の回路構成について説明する。図13は、第2実施形態に係る不揮発性半導体記憶装置の回路図である。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
[第2実施形態に係る不揮発性半導体記憶装置の回路構成]
次に、図13を参照して、第2実施形態に係る不揮発性半導体記憶装置の回路構成について説明する。図13は、第2実施形態に係る不揮発性半導体記憶装置の回路図である。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第2実施形態に係る不揮発性半導体記憶装置は、図13に示すように、第1実施形態と異なるメモリセルアレイ10aを有する。メモリセルアレイ10aは、メモリセルMCa(MCa<1,1>〜MCa<2,2>)を有する。メモリセルMCaは、第1実施形態と同様に、可変抵抗素子R1、R2、及びダイオードDIを有する。メモリセルMCaにおいては、これら可変抵抗素子R1、R2、及びダイオードDIの接続関係が、第1実施形態と異なる。
可変抵抗素子R1と可変抵抗素子R2は、直列接続されている。可変抵抗素子R1の一端は、ワード線WLに接続されている。可変抵抗素子R2の他端は、ダイオードDIのアノードに接続されている。ダイオードDIのカソードは、ビット線BLに接続されている。
[第2実施形態に係るメモリセルアレイ10aの積層構造]
次に、図14を参照して、第2実施形態に係るメモリセルアレイ10aの積層構造について説明する。図14は、第2実施形態に係るメモリセルアレイ10aを示す拡大断面図である。
次に、図14を参照して、第2実施形態に係るメモリセルアレイ10aの積層構造について説明する。図14は、第2実施形態に係るメモリセルアレイ10aを示す拡大断面図である。
図14に示すように、第2実施形態に係るメモリセルアレイ10aは、第1実施形態と異なるメモリ層60aを有する。メモリ層60aは、第1導電層50上に、順次、第1電極層62、可変抵抗層63a、第2電極層64、可変抵抗層63b、第3電極層65、及びダイオード層61を有する。
[第2実施形態に係る不揮発性半導体記憶装置の効果]
次に、第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の特徴を有し、第1実施形態と同様の効果を奏する。
次に、第2実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の特徴を有し、第1実施形態と同様の効果を奏する。
[第3実施形態]
[第3実施形態に係る不揮発性半導体記憶装置の回路構成]
次に、図15を参照して、第3実施形態に係る不揮発性半導体記憶装置の回路構成について説明する。図15は、第3実施形態に係る不揮発性半導体記憶装置の回路図である。なお、第3実施形態において、第1及び第2実施形態と同様の構成については、同一符号を付し、その説明を省略する。
[第3実施形態に係る不揮発性半導体記憶装置の回路構成]
次に、図15を参照して、第3実施形態に係る不揮発性半導体記憶装置の回路構成について説明する。図15は、第3実施形態に係る不揮発性半導体記憶装置の回路図である。なお、第3実施形態において、第1及び第2実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第3実施形態に係る不揮発性半導体記憶装置は、図15に示すように、第1実施形態と異なるメモリセルアレイ10bを有する。メモリセルアレイ10bは、メモリセルMCb(MCb<1,1>〜MCb<2,2>)を有する。メモリセルMCbは、第1実施形態と同様に、可変抵抗素子R1、R2、及びダイオードDIを有する。メモリセルMCbにおいては、これら可変抵抗素子R1、R2、及びダイオードDIの接続関係が、第1及び第2実施形態と異なる。
可変抵抗素子R1は、ダイオードDIを解して可変抵抗素子R2に直列接続されている。可変抵抗素子R1の一端は、ワード線WLに接続され、その他端は、ダイオードDIのアノードに接続されている。ダイオードDIのカソードは、可変抵抗素子R2の一端に接続されている。可変抵抗素子R2の他端は、ビット線BLに接続されている。
[第3実施形態に係るメモリセルアレイ10bの積層構造]
次に、図16を参照して、第3実施形態に係るメモリセルアレイ10bの積層構造について説明する。図16は、第3実施形態に係るメモリセルアレイ10bを示す拡大断面図である。
次に、図16を参照して、第3実施形態に係るメモリセルアレイ10bの積層構造について説明する。図16は、第3実施形態に係るメモリセルアレイ10bを示す拡大断面図である。
図16に示すように、第3実施形態に係るメモリセルアレイ10bは、第1実施形態と異なるメモリ層60bを有する。メモリ層60bは、第1導電層50上に、順次、第1電極層62、可変抵抗層63a、第2電極層64、ダイオード層61、第2電極層64a、可変抵抗層63b、及び第3電極層65を有する。第2電極層64aは、第2電極層64と同様の構成を有する。
[第3実施形態に係る不揮発性半導体記憶装置の効果]
次に、第3実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の特徴を有し、第1実施形態と同様の効果を奏する。
次に、第3実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の特徴を有し、第1実施形態と同様の効果を奏する。
[第4実施形態]
[第4実施形態に係る不揮発性半導体記憶装置の回路構成]
次に、図17を参照して、第4実施形態に係る不揮発性半導体記憶装置の回路構成について説明する。図17は、第4実施形態に係る不揮発性半導体記憶装置の回路図である。なお、第4実施形態において、第1〜第3実施形態と同様の構成については、同一符号を付し、その説明を省略する。
[第4実施形態に係る不揮発性半導体記憶装置の回路構成]
次に、図17を参照して、第4実施形態に係る不揮発性半導体記憶装置の回路構成について説明する。図17は、第4実施形態に係る不揮発性半導体記憶装置の回路図である。なお、第4実施形態において、第1〜第3実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第4実施形態に係る不揮発性半導体記憶装置は、図17に示すように、第1実施形態と異なるメモリセルアレイ10cを有する。メモリセルアレイ10cは、メモリセルMCc(MCc<1,1>〜MCc<2,2>)を有する。メモリセルMCcは、第1実施形態と同様に、可変抵抗素子R1、R2、及びダイオードDIを有する。さらに、メモリセルMCcは、可変抵抗素子R3を有する。
ダイオードDIのアノードは、ワード線WLに接続され、そのカソードは、可変抵抗素子R1の一端に接続されている。可変抵抗素子R1、可変抵抗素子R2、及び可変抵抗素子R3は、直列接続されている。可変抵抗素子R3の他端は、ビット線BLに接続されている。
[第4実施形態に係るメモリセルアレイ10cの積層構造]
次に、図18を参照して、第4実施形態に係るメモリセルアレイ10cの積層構造について説明する。図18は、第4実施形態に係るメモリセルアレイ10cを示す拡大断面図である。
次に、図18を参照して、第4実施形態に係るメモリセルアレイ10cの積層構造について説明する。図18は、第4実施形態に係るメモリセルアレイ10cを示す拡大断面図である。
第4実施形態に係るメモリセルアレイ10cは、図18に示すように、第1実施形態と異なるメモリ層60cを有する。メモリ層60cは、第1導電層50上に、順次、ダイオード層61、第1電極層62、可変抵抗層63a、第2電極層64、可変抵抗層63b、第2電極層64a、可変抵抗層63c、及び第3電極層65を有する。可変抵抗層63cは、可変抵抗層63a、63bと同様の構成を有する。
[第4実施形態に係る不揮発性半導体記憶装置の効果]
次に、第4実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の特徴を有し、第1実施形態と同様の効果を奏する。さらに、第4実施形態に係る不揮発性半導体記憶装置は、第1実施形態の構成に加え、可変抵抗素子R3(可変抵抗層63c)を有する。したがって、第4実施形態に係る不揮発性半導体記憶装置は、第1実施形態よりも、救済回路に用いられるチップ面積を縮小化することができる。
次に、第4実施形態に係る不揮発性半導体記憶装置は、第1実施形態と同様の特徴を有し、第1実施形態と同様の効果を奏する。さらに、第4実施形態に係る不揮発性半導体記憶装置は、第1実施形態の構成に加え、可変抵抗素子R3(可変抵抗層63c)を有する。したがって、第4実施形態に係る不揮発性半導体記憶装置は、第1実施形態よりも、救済回路に用いられるチップ面積を縮小化することができる。
[その他実施形態]
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、上記実施形態の可変抵抗層63aの製造工程においては、CVD法による例を示した。しかしながら、可変抵抗層63aの製造工程は、減圧熱CVD法、スパッタ法、あるいはその他の薄膜金属堆積法であってよい。スパッタ法で成膜する場合、グラファイトからなる炭素ターゲットをアルゴンなど不揮発性ガスでスパッタリングして成膜を行う。得られる炭素膜(可変抵抗層)の電気抵抗値が高い場合には、600℃以上の熱処理により、電気抵抗値を下げることが望ましい。
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、上記実施形態の可変抵抗層63aの製造工程においては、CVD法による例を示した。しかしながら、可変抵抗層63aの製造工程は、減圧熱CVD法、スパッタ法、あるいはその他の薄膜金属堆積法であってよい。スパッタ法で成膜する場合、グラファイトからなる炭素ターゲットをアルゴンなど不揮発性ガスでスパッタリングして成膜を行う。得られる炭素膜(可変抵抗層)の電気抵抗値が高い場合には、600℃以上の熱処理により、電気抵抗値を下げることが望ましい。
10、10a、10b、10c…メモリセルアレイ、 20a…ワード線選択回路、 20b…ワード線駆動回路、 30a…ビット線選択回路、 30b…ビット線駆動回路、40…基板、 50…第1導電層、 60、60a、60b、60c…メモリ層、 70…第2導電層、 80…配線層。
Claims (5)
- 互いに交差する第1配線及び第2配線の各交差部に配置されたメモリセルを備え、
前記メモリセルは、
第1電極層と、
前記第1電極層の上層に積層され、可変抵抗素子として機能する複数層の可変抵抗層と、
積層された前記可変抵抗層の間に形成された第2電極層と、
最上部の前記可変抵抗層の上層に形成された第3電極層とを備え、
前記可変抵抗層は、炭素を含む材料により構成されている
ことを特徴とする不揮発性半導体記憶装置。 - 前記可変抵抗層は、高電圧を印加してフィラメントパスを形成する必要がない程度の低抵抗状態を有する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記可変抵抗層の水素濃度は、20%以下である
ことを特徴とする請求項1又は請求項2記載の不揮発性半導体記憶装置。 - 前記可変抵抗層は、微小な結晶構造を有するグラファイト成分と、結晶構造の乱れた炭素との混合体にて構成されている
ことを特徴とする請求項1乃至請求項3のいずれか1項記載の不揮発性半導体記憶装置。 - 前記第2電極層は、炭素及び窒素を含む層にて構成されている
ことを特徴とする請求項1乃至請求項4のいずれか1項記載の不揮発性半導体記憶装置。
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