CN103383912A - 多边缘的图案化 - Google Patents

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Abstract

本发明提供了一种具有多个亚分辨率元件的对准标记。每个亚分辨率元件具有小于能被对准工艺中的对准信号检测到的最小分辨率的尺寸。也提供了一种其上具有第一、第二和第三图案的半导体晶圆。第一和第二图案在第一方向上延伸，以及第三图案在垂直于第一方向的第二方向上延伸。通过在第二方向上测量的第一距离将第二图案与第一图案分离。通过在第一方向上测量的第二距离将第三图案与所第一图案分离。通过在第一方向上测量的第三距离将第三图案与第二图案分离。第一距离约等于第三距离。第二距离小于第一距离的两倍。本发明同样涉及了一种多边缘的图案化。

Description

多边缘的图案化
本申请是2011年9月26日提交的优先权日为2010年9月28日的申请号为201110294592.9的名称为“多边缘的图案化”的发明专利申请的分案申请。
技术领域
本发明涉及一种带有多个亚分辨率元件的对准标记，也提供了一种其上具有第一、第二和第三图案的半导体晶圆。
背景技术
半导体集成电路(IC)产业经历了快速增长。IC材料和设计中的技术进步产生了一代一代的ICs，其中每代都具有比上一代更小和更复杂的电路。然而，这些进步增加了加工和制造ICs的复杂性，因此需要IC加工和制造中的同样改进来实现这些进步。由于集成电路的发展，功能密度(如每晶片面积上互连器件的数量)一般增加而几何尺寸(如可使用制造工艺创造的最小元件(或线))减少了。
为了获得小几何尺寸和小间隔尺寸，传统的半导体制造工艺使用了多个光掩模以图案化晶圆。多个光掩模增加制造成本和延长制造时间。另外，对准和覆盖错误可能成为较大的问题，尤其是当几何尺寸继续缩小时。而且很难同时在晶圆上形成相对大的图案和相对小的图案。在一些现有的制造技术中大图案可能“消失”或失去其形状。
因此，虽然为了取得小几何尺寸和小间隔尺寸的现有半导体制造方法对于其使用目的来说已经大体上足够，但是它们不是在每个方面都令人完全满意。
发明内容
针对现有技术中的问题，本发明提供了一种对准标记包括：多个亚分辨率元件；其中：每个所述亚分辨率元件具有的尺寸为能被对准工艺中使用的对准信号检测到的最小分辨率的函数。
根据本发明所述的对准标记，其中所述每个亚分辨率元件的所述尺寸小于能被所述对准信号检测到的所述最小分辨率。
根据本发明所述的对准标记，其中在晶圆上形成所述对准标记，并且其中每个所述亚分辨率元件包括被间隔膜包围的开口。
根据本发明所述的对准标记，其中所述间隔膜的厚度约等于光刻技术产生的最小临界尺寸。
根据本发明所述的对准标记，其中：所述亚分辨率元件包括所述亚分辨率元件的第一分组和所述亚分辨率元件的第二分组；在所述第一分组中的每个所述亚分辨率元件基本沿第一方向延伸且所述每个亚分辨率元件具有在垂直于所述第一方向的第二方向上测量的第一尺寸；在所述第二分组中的每个所述亚分辨率元件基本沿所述第二方向延伸且每个所述亚分辨率元件具有在所述第一方向上测量的第二尺寸；以及所述第一尺寸和所述第二尺寸都小于能被所述对准信号检测到的所述最小分辨率。
根据本发明所述的对准标记，其中至少一部分所述亚分辨率元件与另一部分所述亚分辨率元件基本均匀地间隔分离。
根据本发明所述的对准标记，其中每个所述亚分辨率元件的所述尺寸约等于光刻技术发生的最小临界尺寸。
根据本发明所述的对准标记，其中：在光掩模上形成所述对准标记；以及每个所述亚分辨率元件的所述尺寸小于能被所述对准信号检测到的所述最小分辨率的X倍，当对准标记的图像从光掩模转移到晶圆时，X测量尺寸缩小。
根据本发明的另一方面的一种半导体器件，包括：形成在半导体晶圆上的第一图案，所述第一图案沿第一方向延伸；形成在所述晶圆上的第二图案，所述第二图案沿所述第一方向延伸并通过在垂直于所述第一方向的第二方向上测量的第一距离与所述第一图案分离；以及形成在所述晶圆上的第三图案，所述第三图案通过在所述第一方向上测量的第二距离与所述第一图案分离，所述第三图案通过在所述第一方向上测量的第三距离与所述第二图案分离；其中：所述第一距离约等于所述第三距离；以及所述第二距离小于两倍的所述第一距离。
根据本发明所述的半导体器件，其中所述每个第一距离和所述第三距离都约等于间隔厚度。
根据本发明所述的半导体器件，其中：所述第一图案和所述第二图案通过间隔分离；所述第二图案和所述第三图案通过间隔分离；以及所述第一图案和所述第三图案通过合并在一起的两个间隔分离。
根据本发明所述的半导体器件，其中：所述第一图案具有在所述第二方向上测量的第一尺寸；所述第二图案具有在所述第二方向上测量的第二尺寸；所述第三图案具有在所述第一方向上测量的第三尺寸；以及所述每个第一，第二和第三尺寸都约等于半导体制造技术产生的临界尺寸。
根据本发明所述的半导体器件，其中所述每个第一，第二和第三图案都限定沟槽。
根据本发明所述的半导体器件，其中：所述第三图案为假镀图案；以及所述第一图案和所述第二图案为器件图案。
根据本发明所述的半导体器件，还包括：通过在所述第二方向上测量的第四距离与所述第一图案分离的第四图案；其中：所述第四距离小于两倍的间隔厚度；以及在所述第二方向上测量的所述第四图案的尺寸基本上大于在所述第二方向上测量的所述第一图案和所述第二图案的尺寸。
根据本发明的一个方面所述的一种方法，包括：在晶圆上形成第一图案，所述第一图案沿第一方向延伸；在所述晶圆上形成第二图案，所述第二图案沿所述第一方向延伸并通过在垂直于所述第一方向的第二方向上测量的第一距离与所述第一图案分离；以及在所述晶圆上形成第三图案，所述第三图案通过在所述第一方向上测量的第二距离与所述第一图案分离，所述第三图案通过在所述第一方向上测量的第三距离与所述第二图案分离；其中：所述第一距离约等于所述第三距离；以及所述第二距离小于两倍的所述第一距离。
根据本发明所述的方法，其中所述第一图案和所述第三图案的形成都包括：形成具有光刻胶材料的线图案；形成围绕所述线图案的间隔；以及移除所述线图案，从而限定第一沟槽为所述第一图案且限定第二沟槽为所述第三图案；其中所述第一沟槽和所述第二沟槽的边缘通过所述间隔限定。
根据本发明所述的方法还包括：形成与所述第一图案相似并沿所述第一方向延伸的第四图案；以及形成与所述第三图案相似并通过在所述第一方向上测量的所述第二距离与所述第一图案分离的第五图案；其中：所述第三图案和所述第五图案置于所述第一图案的对面；以及通过限定沟槽形成所述第二图案，所述沟槽受束于形成在所述第一、第三、第四和第五图案周围的间隔。
根据本发明所述的方法，其中所述第一距离和所述第三距离都约等于间隔厚度。
根据本发明所述的方法，还包括：形成通过在所述第二方向上测量的第四距离与所述第一图案分离的第四图案；其中：所述第四距离小于两倍的间隔厚度；在所述第二方向上测量的所述第四图案的尺寸基本上大于在所述第二方向上测量的所述第一图案和所述第二图案的尺寸；以及所述第三图案为假镀图案。
根据本发明的方法和器件，解决了多个光掩模增加制造成本和延长制造时间的问题。同时解决了当几何尺寸继续缩小时对准和覆盖错误可能较大的问题。并且同时在晶圆上形成相对大的图案和相对小的图案。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的数量和尺寸可以被任意增加或减少。
图1是根据本发明的各个方面，示出图案化半导体器件的方法的流程图。
图2是根据本发明的各个方面，含有对准标记的一部分光掩模的示意性不完整顶层视图。
图3-图6是根据本发明的各个方面，含有对应于图2的对准标记的对准标记的晶圆的一部分的示意性不完整顶层视图。
图7-图8是根据本发明的各个方面，含有可替换的对准标记的晶圆的一部分的示意性不完整顶层视图。
图9-图13是根据本发明的各个方面，正在经历各种图案化阶段的晶圆的一部分的示意性不完整顶层视图。
图14A-图14E是根据本发明的各个方面，有助于示出一定设计规则的设计布置的一部分的示意性不完整顶层视图。
具体实施方式
据了解为了实施本公开的不同部件，以下公开提供了许多不同的实施例或示例。以下描述元件和布置的特定示例以简化本公开。当然这些仅仅是示例并不打算限定。再者，以下本公开中第一部件形成在第二部件上可包括其中第一部件和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成***到第一部件和第二部件中的实施例，使得第一部件和第二部件不直接接触。为了简明和清楚，可以任意地以不同的尺寸绘制各个部件。
图1所示的是图案化半导体器件的方法20的流程图。方法20开始于方框30，其中第一图案形成在晶圆上。第一图案以第一方向延伸。方法20继续到方框40，其中第二图案形成在晶圆上。第二图案以第一方向延伸并通过在垂直于第一方向的第二方向上测量的第一距离与第一图案分离。方法20继续到方框50，其中第三图案形成在晶圆上。第三图案通过在第一方向上测量的第二距离与第一图案分离。第三图案通过在第一方向上测量的第三距离与第二图案分离。第一距离约等于第三距离。第二距离小于两倍的第一距离。
图2是一部分光掩模100的示意性不完整顶视图。在光刻工艺中，可操作光掩模100以投射多个图案或图像(图2中未示出)到半导体晶圆。图案对应于一个或多个半导体器件的不同部分。半导体器件可包括集成电路(IC)晶片、片上***(SoC)、或它们的部分，还可包括各种无源和有源微电子器件如电阻器、电容器、电感器、二极管、金属-氧化物半导体场效应晶体管(MOSFET)、互补金属-氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高功率MOS晶体管或其它类型的晶体管。
在图2示出的实施例中光掩模100包括对准标记110。对准标记110具有两个互相间隔分离的部分120和121。对准标记110的每个120-121部分的外轮廓都大体上类似于在X-方向上延伸的细长矩形。
多个条(或片段)130-145将每个120-121部分分割(在X方向上)成多个较小的矩形“方框”。每个条都具有在垂直于X-方向的Y-方向上测量的尺寸150。可以理解X-方向可能为水平方向而Y-方向可能为垂直方向。可选地，X-方向可能为垂直方向而Y-方向可能为水平方向。也可以理解条130-145的数量是任意的，而且在可替换的实施例中，可将可选数量的条置于(且分割)对准标记110的120-121部分中。
尺寸150相对小。尺寸150具有一个值，使得对应于条130-145的形成在晶圆上的图案不会被对准工艺中使用的对准信号识别或检测。也就是说对应于条130-145的晶圆上的图案将为亚分辨率图案或亚分辨率元件，因为它们每个的尺寸都小于能被对准信号检测到的最小分辨率。这些会在以下更详细地讨论。光掩模100上的图案比晶圆上形成的相应图案大得多，但是它们的尺寸是直接相关的。因此尺寸150是能被对准信号检测到的最小分辨率的X倍。当光膜100上的图案(如对准标记110)转移到晶圆上时，X衡量尺寸的缩小。
在实施例中，尺寸150与特定的半导体制造技术代/节点的临界尺寸(CD)相关。在指定的半导体制造技术代中临界尺寸代表了可在基板上形成的最小部件的尺寸。例如，在22nm制造技术代中临界尺寸为22nm，意味着22nm技术代可形成的最小半导体部件为约22nm。然而，可以理解尺寸150的实际值可能大于临界尺寸的值，因为尺寸150代表了关于光掩模100的临界尺寸，当将光掩模100图案化到半导体晶圆上时其被缩小。例如光掩模100上的尺寸150可能为形成在晶圆上的图案的临界尺寸的值的约X倍。
在现有半导体制造技术中，当大图案和小图案同时形成时大图案有时会消失。这里将对准标记110设计为具有图2所示的形状和几何图形以解决“消失大图案”的问题。这些也将更详细地讨论。
图3-图5是在各个制造阶段的一部分半导体晶圆200的示意性不完整顶层视图。现参照图3，晶圆200是硅晶圆。在实施例中，晶圆200掺杂了P-型掺杂剂如硼。在另一个实施例中，晶圆200掺杂了N-型掺杂剂如磷或砷。晶圆200可替换地由一些其它合适的元素半导体如金刚石或锗；合适的化合物半导体如碳化硅、砷化铟或磷化铟；或合适的合金半导体如锗硅碳化物、镓砷磷化物或铟镓磷化物制成。进一步，晶圆200包括为了提高性能可被应变的外延层(外延层)，和包括绝缘体上硅(SOI)结构。
使用图2的光掩模图案化晶圆200。因此在晶圆200上形成对准标记210。对准标记210由光刻胶材料制成。换句话说，通过使用合适的工艺如旋转涂布工艺在晶圆200上沉积光刻胶层来形成对准标记210，然后使用合适的光刻工艺将光掩模的对准标记110的图像转移到晶圆200。光刻工艺可包括一个或多个曝露、显影、烘烤和灰化工艺。
光刻工艺的结果是形成了对准标记210。晶圆200上的对准标记210是光掩模100上对准标记110的改变了尺寸的图像。在实施例中对准标记210具有与对准标记110基本相同的图像只是小了X倍。因此对准标记210包括每个都呈现大体上矩形轮廓的220和221部分。通过每个都在X方向上延伸的条230-245将220-221部分分割成方框。
每个条230-245都具有在Y-方向上测量的尺寸250。如上所述，尺寸250足够小从而使得条230-245不能被对准工艺中的对准信号单独检测。换句话说，条230-245为亚分辨率元件因为它们每一个都具有小于能被对准标记检测的最小分辨率的尺寸250。
对准标记210也包括每个都在Y-方向上延伸的细长的条(或片段)255-258。每个条255-258具有在X-方向上测量的尺寸259。尺寸259小于可被对准标记检测的最小分辨率。因此条255-258也为亚分辨率元件。
在实施例中，在Y-方向上将条230-237基本均匀地互相间隔分离，在Y-方向上将条238-245基本均匀地互相间隔分离。
现参照图4，在对准标记210上方和围绕对准标记210形成间隔膜260。通过本领域公知的沉积工艺如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、这些的组合、或其它合适的技术形成间隔膜260。间隔膜260包括介电材料如氧化物材料、氮化物材料、氮氧化物材料或其它合适的材料。
在实施例中，以某种方式形成间隔膜260从而使得间隔膜260的厚度接近或约等于指定的制作技术代的临界尺寸。作为间隔图案化技术的一部分，将间隔膜260形成在晶圆200的其它部分上，其中利用间隔以完成具有小间隔的小图案的形成。例如通过间隔图案化技术获得的减少了的间隔尺寸可能为原间隔尺寸的1/2。因此间隔图案化技术被称为：“间隔-减半”工艺，其在于2009年2月12日提交(第12/370,152号)并在2010年8月12日公开(美国公开号2010-0203734A1)的专利申请中有更详细的描述，其全部内容通过引用结合到本文中作为参考。
随后蚀刻间隔膜260以曝露对准标记210的光刻胶材料。这时，间隔膜260成为围绕各个对准标记210片段如条230-245(如图3所示)的独立间隔。每一个这些间隔都具有等于间隔膜260的厚度的宽度270，其接近或基本等于指定的半导体技术代的临界尺寸。
在图4示出的实施例中，对准标记210的每个部分220-221内的间隔形成沟槽(或开口)，如沟槽280。以某种方式设计对准标记210(以及图2示出的光掩模100上的对准标记110)的形状和几何图形从而使得每个沟槽如沟槽280具有在Y-方向上测量的尺寸290。尺寸290具有足够小的值从而使得沟槽如沟槽280被认为是亚分辨率图案。换句话说，在对准工艺中使用的对准信号不能单独辨认或识别沟槽280。
然而，可以理解，在可替换的实施例中，可以用某种方式设计和形成对准标记210从而使得类似于沟槽280的沟槽一起消失。换句话说，间隔260可能以某种方式融合在一起从而使得对准标记210的“方框”完全被间隔材料填充。
现参照图5，使用本领域公知的光刻胶移除工艺如灰化或剥离工艺移除光刻胶材料。在移除光刻胶材料之后间隔260保留。在制造的这个阶段，对准标记210的每个部分220-221包括多个由间隔材料形成的小“方框”。除了这些方框内的沟槽(如沟槽280)，移除的光刻胶材料实际上形成了部分220-221中的开口300。
开口300包括多个在X-方向和Y-方向上都延伸的沟槽片段。开口300的每个沟槽片段都具有尺寸310。可在X-方向或Y-方向上测量尺寸310。正如沟槽280的情况，尺寸310足够小从而使得开口300的沟槽片段被认为是亚分辨率图案，意味着这些沟槽片段不能被对准工艺中的对准信号单独辨认或检测。在实施例中，尺寸310基本等于尺寸250和259(如图3所示)。
在光刻工艺中对准标记210可用于对齐半导体晶圆和光掩模。如上所述，现有方法使用的对准标记可能具有大尺寸，当其与小图案一起形成时可能会消失。例如，可使用以上引用的间隔图案化技术获得小器件几何图形和间隔尺寸。然而这种技术将导致对准标记的关键部分的消失。例如，代替具有一个或多个作为预期形状的大矩形，对准标记可能具有两个位于矩形的顶部和底部边缘的小得多的线形图案(间隔)，从而破坏了对准标记的预期形状。
为了解决这个问题，在小图案的形成过程中，现有的图案化技术使用了额外的光掩模以覆盖(或保护)含有对准标记的晶圆的多个部分。然而，由于额外的光掩模和额外的图案化工艺，所述方法增加了制造成本和制造时间。
通过比较，本发明讨论的对准标记210提供了优于现有对准标记的优点。然而据了解，在本发明的精神范围内制造的对准标记的其它实施例可提供不同的优点，并且没有特定的优点是被所有实施例需要的。一个优点是对准标记210在间隔图案化技术中不会消失。对准标记210具有类似于被分割成许多小得多的部分(亚分辨率图案)的矩形的形状。由于开口300的沟槽片段和沟槽如沟槽280为亚-分辨率图案，因此在对准工艺中对准信号不会检测到它们。因此当被对准信号观察到时，开口300和沟槽如沟槽280基本消失。然后对准信号将“对待”或“观察”对准标记210为两个具有被220和221部分的外部轮廓限定的形状的大矩形。参照图6是对准信号“认为”其看到的对准标记210A而不是图5的对准标记210。
另一个优点是对准标记210不会因为上述原因而消失，因此实施间隔图案化技术时，不需要额外的光掩模或额外的图案化工艺(以覆盖对准标记210)。这降低了制造成本和减少了制造时间。
对准标记210可用于图案化其下的材料层从而在所述材料层中形成对准标记。而且，尽管图5示出的沟槽以使其主要在X或Y方向上延伸的方式形成，但是在可替换的实施例中，它们以在其它方向上延伸的方式形成。换句话说，可以在X-方向上、Y-方向上、与X和Y方向都不同的方向上、或它们的组合方向上分割对准标记210。同样地，可在这些方向的任何一个上创造亚-分辨部件(与对准信号有关)。
为了进一步示出可怎样分割对准标记以消除“消失大图案”的问题，图7中示出的是晶圆400上重叠标记410的示意性不完整顶视图。重叠标记410具有“方框中方框”结构，而且在计量测量工艺中将其用于工艺监测。更详细地说，重叠标记410具有内方框420和外方框430。内方框420和外方框430可能属于半导体晶圆上的不同层。重叠标记410的形状和几何图形是计量测量工具中测量信号假定要监测和辨认的形状和几何图形。
然而，重叠信号410(尤其是外方框430)可能具有足够大的尺寸，使得当使用与以上引用的间隔图案化技术相同的工艺形成重叠标记410时，以上参考图2-5所讨论的“消失大图案”问题可能发生。当所述情况发生时，重叠标记410将不再具有图7所示的形状和几何图形。例如，外方框430可能被形成为两个薄矩形方框，一个在另一个中，并且带有分离两个矩形方框的开口。
为了防止所述问题发生，可以用与以上关于图2-5的对准标记210所讨论的方式相似的方式来分隔重叠标记410(尤其是外方框430)。图8示出了分隔的重叠标记410。
将外方框430分隔成6个(或更多)矩形方框440-445，其中每个方框440-445都包含间隔材料。通过每个都具有矩形形状的沟槽450-454(或开口)将方框440-445分离。通过移除占据沟槽450-454的光刻胶材料来形成沟槽450-454。换句话说，方框440-455为环绕光刻胶材料形成的间隔，并且光刻胶材料的随后移除导致了沟槽450-454的形成。间隔-形成工艺和光刻胶-移除工艺与以上引用的间隔图案化技术中使用的工艺一样，将间隔图案化技术用于图案化晶圆400上其它位置的部件以达到第12/370,152号专利申请中讨论的“间隔-减半”。
每个沟槽450-454都具有在X-方向和Y-方向上的尺寸460。尺寸460的值足够小从而被认为是关于对准工艺的测量信号的亚-分辨率图案。因此，测量信号不会检测到或辨认到沟槽450-454。对于测量信号来说，就好像沟槽450-454不存在。结果，方框440-445一起作为外方框430(如图7所示)被测量信号辨认。
因此，当实施间隔图案化技术时重叠标记410不需要额外的光掩模保护。重叠标记410的外方框430的分割使得可以在不保护重叠标记410的情况下实施关于重叠标记410的间隔图案化技术。由于将重叠标记410设计为使得形成在其中的开口450-454不会被测量信号辨认，因此防止了“消失大图案”问题。
用于获得介于半导体图案之间的较小间隔的以上引用的间隔图案化技术也具有“线-末端”问题。更具体地说，间隔图案化技术包括围绕线图案(如光刻胶线图案)形成间隔，然后将间隔用作硬掩模以图案化其下的部件。然而由于将间隔形成为全程围绕线图案-意味着每个线图案被“环”间隔包围-需要移除围绕线图案的末端部分的间隔，否则这些间隔会导致被相邻间隔图案化的半导体部件之间的短路。
为了消除以上讨论的“线-末端”问题，传统的半导体制造工艺使用了一个或多个额外的光掩模和光刻工艺以剪切掉部分围绕线图案的末端部分的间隔。这称为“线-末端剪切”且其会导致间隔“环”转换为两个相邻的“线”。但是额外的光掩模和光刻工艺增加了制造成本和增长了制造时间。进一步，如上所述，传统的间隔图案化技术可能需要额外的光掩模和光刻工艺以防止“消失大图案”问题。
本发明包括一种更便宜和更有效的方法以解决“线-末端”问题而不使用额外的掩模。本发明也帮助消除“消失大图案”的问题。以下讨论了本发明方法的其中一个实施例并在图9-图11中示出。
图9-图11是在图案化的各个阶段的一部分半导体晶圆500的示意性不完整顶层视图。参照图9，在晶圆500上形成多个图案510-518。每个图案510-518都包括本实施例中的光刻胶材料，但是也可包括可替换的实施例中的其它材料。
如图9所示，图案510-517为相对小的图案并且每个都具有在Y-方向上测量的尺寸520。在实施例中，尺寸520具有约等于指定的半导体制造技术代的临界尺寸的值。图案518为相对大的图案并且包括在Y-方向上测量的尺寸530。在实施例中，尺寸530基本上大于尺寸520。因此，可使用图案518形成晶圆500上的大图案。例如，可使用图案518形成输入/输出(I/O)器件(或其的一部分)或对准标记(或其的一部分)。
在实施例中，距离540在Y-方向上将图案510-517互相分离而且距离545在Y-方向上将图案517和518互相分离。在实施例中，距离540约等于制造技术代的临界尺寸和间隔图案化技术中形成的间隔的厚度的两倍之和。距离545少于或等于间隔图案化技术中形成的间隔的厚度的两倍之和。
将假镀图案550和551形成在图案510-518的末端部分(在X-方向上)的旁边。以与形成图案510-518相同的制造工艺形成假镀图案550-551且每个假镀图案550-551包括光刻胶材料。通过距离560将每个假镀图案550-551与图案510-518分离。在实施例中，距离560小于在间隔图案化技术中形成的间隔的厚度的两倍。假镀图案550-551帮助消除“线-末端”问题，以下将要更详细地讨论。
现参照图10，在晶圆500上形成隔离膜570。通过合适的本领域公知的沉积工艺如CVD、PVD、ALD或其组合形成隔离膜570。间隔膜260包括介电材料如氧化物材料、氮化物材料、氮氧化物材料或其它合适的材料。然后蚀刻隔离膜570以形成间隔570。间隔570环绕每个图案510-518。将间隔570作为以上引用的间隔图案化技术的一部分形成。每个间隔570包括接近于或约等于指定的制作技术代的临界尺寸的间隔厚度580。
如关于图9的以上所述，距离560使每个假镀图案550-551从图案510-518分离。距离560小于间隔厚度580的两倍。结果假镀图案550-551之间的间隔570和图案510-518将会互相融合而在之间不留下间隙。同样，由于假镀图案518和图案517之间的距离545(如图9所示)小于两倍的间隔厚度580，因此假镀图案518和图案517之间的间隔570也会融合在一起。
同时回想起使图案510-517互相分离的距离540(如图9所示)约等于制造技术代的临界尺寸和两倍间隔厚度580之和。因此，图案510-517之间形成的间隔570不会融合在一起，取而代之的是限定沟槽590-596的边界，同时间隔570围绕假镀图案550-551形成。换句话说，形成在图案510-517之间的间隔570限定了沟槽590-596在X-方向上的边缘，且围绕假镀图案550-551形成的间隔570的一部分限定沟槽590-596在Y-方向上的边缘。每个这些沟槽590-596都具有在Y-方向上测量的尺寸600。尺寸600约等于制造技术代的临界尺寸。
现参照图11，在合适的工艺如灰化工艺或剥离工艺中移除图案510-517的光刻胶材料以及假镀图案550-551的光刻胶材料。光刻胶材料的移除将图案510-517和假镀图案550-551转换成了沟槽(开口)510-517和550-551。
在制造的这个阶段，与图9中的图案510-517相比，沟槽510-517和沟槽590-596基本上被“间隔-减半”。可使用沟槽510-517和590-596图案化以下半导体元件，因此可被称为器件图案。例如，如果需要沟槽图案(例如金属线)那么可使用沟槽510-517和590-596直接形成这些沟槽图案给其下的材料层。
如果需要线图案(例如栅极线)，那么可通过沉积工艺用材料如硬掩模材料填充沟槽510-517和590-596。硬掩模材料与间隔570(限定沟槽510-517和590-596的边界)的间隔材料不同。例如，硬掩模材料和间隔570可能具有不同的蚀刻选择性。然后移除间隔570，然后可将填充开口510-517和590-596的硬掩模材料用作硬掩模图案以形成其下材料层中的所需线图案。
因此，以上图9-图11中讨论的实施例在不需要额外掩模以实施“线-末端剪切”的情况下完成了间隔图案化技术的间隔-减半目标。半-间隔图案为对应于间隔图案化技术的间隔(在“线-末端剪切”实施之后)。通过对比，本发明的实施例使用沟槽510-517和590-596为半-间隔图案。由于沟槽510-517和590-596已经完全互相分离，因此不需要实施“线-末端剪切”(在将要被沟槽510-517和590-596图案化的部件之间没有潜在的短路)。另外，沟槽510-517和590-596的尺寸约等于临界尺寸。因此，除了完成间隔-减半目标，沟槽510-517和590-596可图案化很小的部件。
如上所述，可以看出关于图9-图11所述的实施例提供的一个优点就是更高效和便宜的图案化工艺。可使用沟槽510-517和590-596图案化晶圆且不需要“线-末端剪切”且它们可以达到上述讨论的间隔图案化技术的相同目标。
关于图9-图11所讨论的实施例提供的另一个优点是消除了“消失大图案”问题。如图11所示，大图案518可变为大沟槽518，但是在较小沟槽510-517形成之后，大图案518仍然保持其原始形状和几何图形。可利用沉积工艺填充大沟槽518从而在移除间隔570之后产生大图案。换句话说，可通过“反转工艺”还原图案518。如上所述，可使用所述大图案518图案化对准标记、I/O器件或其部分。
图12-图13示出了其它示例示出是怎样使用假镀图案解决“线-末端”剪切问题。图12-图13为在图案化的各个阶段的一部分半导体晶圆700的示意性局部顶层视图。参照图12，在晶圆700上形成多个图案710-720。每个图案710-720都包括本实施例的光刻胶材料但是也可包括可替换实施例中的其它材料。
图案710-714是所需要的图案，其也可被称为器件图案。例如，稍后可使用图案710-714形成线(如栅极线)或沟槽(如用于金属互连线的沟槽)。图案715-720为假镀图案且可用于帮助消除“线-末端剪切”问题。间隔730-740分别围绕图案710-720形成。
在一种方式中选择假镀图案715-720的布置/位置使得间隔730-740限定沟槽750-754。例如限定沟槽750-754的边界的间隔与相邻的间隔融合，或至少与相邻的间隔接触。这保证不会不慎形成不需要的孔或开口。更详细地说，通过间隔735(限定上边界)、732(限定下边界)、736(限定左边界)以及730(限定右边界)。同样地，通过间隔735、733、730和731形成沟槽751；通过间隔735、734、731和737形成沟槽752；通过间隔730、740、732和733形成沟槽753；通过间隔731、740、733和734形成沟槽754。稍后将结合图14A-图14E详细讨论管理假镀图案的布置的设计规则。
再参照图12，每个图案710-715都具有横向的尺寸770且每个沟槽750-754都具有横向的尺寸775。在X-方向上测量横向尺寸770和775且每个尺寸可接近与半导体制造技术代相关的临界尺寸。在实施例中，横向尺寸770和775基本相等，且沟槽750-754分别沿着Y-方向与图案712、710、713、711和714对齐。
现参考图13，移除了图案710-720。因此，图案710-720成为了沟槽710-720。沟槽710-714为所需要的沟槽，之后其可用于形成其下层中的沟槽图案。沟槽715-720为假镀沟槽，之后其可用于或不用于图案化任何东西。
现可以看出沟槽750和712看起来像是将一个单独的沟槽从中间切断从而形成的两个沟槽。沟槽710和753、沟槽751和713、沟槽711和754以及沟槽752和714也是类似的情况。在传统工艺中，也需要额外的掩模以切断线/沟槽图案为两个(或更多)独立的线/沟槽图案。该额外的掩模可为与用于实施“线-末端剪切”的掩模一样的掩模。
在对比中，这里将假镀图案715-720形成从而使得它们的间隔735-740接触或融合到图案710-714的间隔730-734中。因此这些间隔730-740“限制”沟槽750-754。“线-末端”问题在这种方式中被消除。另外，不需要额外的掩模以切断这些沟槽。这意味着在只使用单一图案化工艺的预期方式中只需要单一掩模以图案化晶圆700。
图14A-14E帮助说明了一些关于假镀图案和间隔(以上参照图9-图13讨论过)的形成的设计规则。参照图14A，示出了示例性多边形800-802的顶层视图。多边形800-802为用于形成预期线/沟槽图案的布局形状。据了解布局可能包括多个与多边形800-802相似的多边形，尽管它们可能形状不同。其中一个设计规则是对于围绕多边形800-802融合的间隔来说，相邻多边形之间的间隔应该小于或等于间隔侧壁厚度的两倍。在图14A中，指定间隔侧壁厚度为数字810，且指定相邻多边形之间的间隔为数字815。所述设计规则保证间隔不会形成不想要的空开口/孔，而是形成预期的沟槽开口。
参照图14B，示出了示例性多边形820-824的顶层视图。将要围绕820-824形成的间隔(未示出)将会导致示例性沟槽830和831(图14B将它们的边界示出为点线)的形成。图14B示出的一些设计规则包括：
●较小的多边形(如多边形820-821)具有与临界尺寸目标(与半导体制造技术代相关)基本相同的尺寸。在图14B中指定所述尺寸为数字840。在实施例中，尺寸840可在约20nm到约40nm的范围内。
●间隔侧壁厚度也与临界尺寸目标(与半导体制造技术代相关)基本相同。换句话说，间隔侧壁厚度可能与多边形的尺寸840相等。在图14B中指定间隔侧壁厚度为数字841。
●相邻多边形之间的间隔小于或等于间隔侧壁厚度841或多边形尺寸840的约四倍。在图14B中指定间隔为数字842。在实施例中，间隔842在约80nm到约160nm的范围内。
如图14B所示，多变形820-824的延伸包围沟槽830-831。延伸可能在约20nm到约40nm的范围内。也就是说间隔侧壁厚度在约20nm到约40nm范围内。
图14C示出了符合上述设计规则的合适布局的一部分。如图14C所示，沟槽855完全包围沟槽850而不留下不需要的孔或开口。
每个图14D-图14E示出了不符合上述设计规则的不合适的布局的一部分。如图14D所示，间隔860形成沟槽865，但是只需要较小的沟槽870。换句话说，沟槽865包括并且大于所需的沟槽870。结果，图14D中示出的不合适的布局产生了不需要的开口/孔。
参照图14E，当不应该形成沟槽时，间隔880形成沟槽885。因此，整个沟槽885为不需要的孔/开口。图14D-14E中示出的不合适的布局违背了设计规则且可能引起制造中的问题，因此应该避免。
可以理解图2-图13中示出的实施例和以上所述仅仅是本发明包含主旨的示例。可以实施其它不同地进行沟槽形成工艺的实施例。例如在可替换的实施例中，可使用附加的假镀图案或不同形状的假镀图案来帮助限定沟槽的边界。也可与图9-图13所示实施例一起实施和实现消除上述参照图2-图8所述“消失大图案”问题的技术。
本发明的一个更宽泛的形式包括对准标记。对准标记包括多个亚分辨率元件。每个亚分辨率元件具有尺寸。所述尺寸是可被对准工艺中的对准信号检测到的最小分辨率的函数。
本发明的另一个更宽泛的形式包括半导体器件。所述半导体器件包括：形成在半导体晶圆上的第一图案。第一图案在第一方向上延伸。所述半导体器件包括形成在晶圆上的第二图案。第二图案在第一方向上延伸，并且在垂直于所述第一方向的第二方向上测量的第一距离将第二图案与第一图案分离。所述半导体器件包括形成在晶圆上的第三图案。通过在第一方向上测量的第二距离将第三图案与第一图案分离。通过在第一方向上测量的第三距离将第三图案与第二图案分离。第一距离约等于第三距离。第二距离小于第一距离的两倍。
本发明的又一更宽泛的形式包括一种方法。所述方法包括在晶圆上形成第一图案。所述第一图案在第一方向上延伸。所述方法包括在晶圆上形成第二图案。第二图案在第一方向上延伸，并且通过在与第一方向垂直的第二方向上测量的第一距离将第二图案与第一图案分离。所述方法包括在晶圆上形成第三图案。通过在第一方向上测量的第二距离将第三图案与第一图案分离。通过在第一方向上测量的第三距离将第三图案与第二图案分离。第一距离约等于第三距离；且第二距离小于第一距离的两倍。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解以下的详细描述。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (12)

1.一种半导体器件，包括：
形成在半导体晶圆上的第一图案，所述第一图案沿第一方向延伸；
形成在所述晶圆上的第二图案，所述第二图案沿所述第一方向延伸并与所述第一图案分离在垂直于所述第一方向的第二方向上测量的第一距离；以及
形成在所述晶圆上的第三图案，所述第三图案与所述第一图案分离在所述第一方向上测量的第二距离，所述第三图案与所述第二图案分离在所述第一方向上测量的第三距离；
其中：
所述第一距离约等于所述第三距离；以及
所述第二距离小于两倍的所述第一距离。
2.根据权利要求1所述的半导体器件，其中每个所述第一距离和所述第三距离都约等于间隔厚度。
3.根据权利要求1所述的半导体器件，其中：
所述第一图案和所述第二图案通过间隔分离；
所述第二图案和所述第三图案通过间隔分离；以及
所述第一图案和所述第三图案通过合并在一起的两个间隔分离。
4.根据权利要求1所述的半导体器件，其中：
所述第一图案具有在所述第二方向上测量的第一尺寸；
所述第二图案具有在所述第二方向上测量的第二尺寸；
所述第三图案具有在所述第一方向上测量的第三尺寸；以及
所述每个第一，第二和第三尺寸都约等于半导体制造技术产生的临界尺寸。
5.根据权利要求1所述的半导体器件，其中所述每个第一，第二和第三图案都限定沟槽。
6.根据权利要求1所述的半导体器件，其中：
所述第三图案为假镀图案；以及
所述第一图案和所述第二图案为器件图案。
7.根据权利要求1所述的半导体器件，还包括：与所述第一图案分离在所述第二方向上测量的第四距离的第四图案；
其中：
所述第四距离小于两倍的间隔厚度；以及
在所述第二方向上测量的所述第四图案的尺寸基本上大于在所述第二方向上测量的所述第一图案和所述第二图案的尺寸。
8.一种方法，包括：
在晶圆上形成第一图案，所述第一图案沿第一方向延伸；
在所述晶圆上形成第二图案，所述第二图案沿所述第一方向延伸并与所述第一图案分离在垂直于所述第一方向的第二方向上测量的第一距离；以及
在所述晶圆上形成第三图案，所述第三图案与所述第一图案分离在所述第一方向上测量的第二距离，所述第三图案与所述第二图案分离在所述第一方向上测量的第三距离；
其中；
所述第一距离约等于所述第三距离；以及
所述第二距离小于两倍的所述第一距离。
9.根据权利要求8所述的方法，其中所述第一图案和所述第三图案的形成都包括：
形成具有光刻胶材料的线图案；
形成围绕所述线图案的间隔；以及
移除所述线图案，从而限定第一沟槽为所述第一图案且限定第二沟槽为所述第三图案；
其中所述第一沟槽和所述第二沟槽的边缘通过所述间隔限定。
10.根据权利要求9所述的方法还包括：
形成与所述第一图案相似并沿所述第一方向延伸的第四图案；以及
形成与所述第三图案相似并与所述第一图案分离在所述第一方向上测量的所述第二距离的第五图案；
其中：
所述第三图案和所述第五图案置于所述第一图案的对面；以及
通过限定沟槽形成所述第二图案，所述沟槽受束于形成在所述第一、第三、第四和第五图案周围的间隔。
11.根据权利要求8所述的方法，其中所述第一距离和所述第三距离都约等于间隔厚度。
12.根据权利要求8所述的方法，还包括：
形成与所述第一图案分离在所述第二方向上测量的第四距离的第四图案；
其中：
所述第四距离小于两倍的间隔厚度；
在所述第二方向上测量的所述第四图案的尺寸基本上大于在所述第二方向上测量的所述第一图案和所述第二图案的尺寸；以及
所述第三图案为假镀图案。
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