CN111554681A - 在半导体材料图案化过程中形成对准标记的方法 - Google Patents

在半导体材料图案化过程中形成对准标记的方法 Download PDF

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Abstract

本申请涉及在半导体材料图案化过程中形成对准标记的方法。一些实施例包含提供具有第一区域和第二区域的半导体材料块。将第一图案组形成为跨所述第一区域延伸，并且将第三图案组形成为跨所述第二区域延伸。所述第一图案组包含第一线和所述第一线之间的第一沟槽。所述第三图案组包含对准标记。所述第一沟槽用于从所述第一区域内的所述半导体材料中形成轨道。所述对准标记平行于所述轨道。将第二图案组形成为跨所述第一区域延伸，并且将第四图案组形成为跨所述第二区域延伸。所述第二图案组包含第一开口，并且所述第四图案组包含第二开口。所述第一开口用于将所述轨道细分为柱。所述第二开口将所述对准标记变换成覆盖图案。

Description

在半导体材料图案化过程中形成对准标记的方法
技术领域
在半导体材料图案化过程中形成对准标记的方法。
背景技术
半导体存储器(例如，动态随机存取存储器，DRAM)可以以阵列形式配置，所述阵列包括x轴方向(即，行方向)和y轴方向(即，列方向)。字线可以沿着行方向延伸，并且位线可以沿着列方向延伸。
半导体存储器(即，集成存储器)可以包含被配置为基座的有源区域，其中此些基座相对于x轴和y轴倾斜。基座可以用两组图案制成，并且每组图案可以相对于x轴和y轴倾斜。如果两组图案之间发生对准偏差，则有源区域中的一或多个的形状将相对于期望的形状发生改变。这可以改变已改变有源区域的性能特征。另外地或替代性地，有源区域的形状的不期望的改变可能使字线和/或位线与有源区域的对准复杂化。
期望开发用于图案化组件的新方法，所述组件可以相对于存储器阵列的x轴和y轴倾斜。在一些应用中，期望开发用于图案化DRAM阵列的有源区域的新方法。
发明内容
在一方面，本申请提供一种方法，所述方法包括：形成用于电路元件的区域；以及形成用于与所述区域相关联的对准的参考标记；其中所述形成所述区域包括：通过使用第一组图案限定所述区域的一部分；以及通过使用第二组图案限定所述区域的另一部分，所述第二组图案与所述第一组图案相交；并且其中所述形成所述参考标记包括：通过使用与所述第一组图案同时形成的第三组图案限定所述参考标记的一部分；以及通过使用与所述第二组图案同时形成且与所述第三组图案相交的第四组图案限定所述参考标记的另一部分。
在另一方面，本申请进一步提供一种图案化方法，所述图案化方法包括：提供半导体材料块；存储器阵列区域被限定为包含所述块的第一区域，并且参考标记区域被限定为包含所述块的第二区域；将第一图案组形成为跨所述第一区域延伸，并且同时将第三图案组形成为跨所述第二区域延伸；所述第一图案组包括第一线和所述第一线之间的第一沟槽；所述第三图案组包括对准标记；将所述第一沟槽延伸到所述块中以从所述块在所述第一区域内的所述半导体材料中形成轨道；所述轨道具有第一间距；所述对准标记平行于所述轨道并且具有第三间距；将第二图案组形成为跨所述第一区域延伸，并且同时将第四图案组形成为跨所述第二区域延伸；所述第二图案组包括第一开口；所述第一开口具有第二间距；所述第四图案组包括具有第四间距的第二开口；将所述第一开口延伸到所述半导体材料中以将所述轨道细分成有源区域柱；以及延伸所述第二开口穿过所述对准标记以将所述对准标记变换成覆盖图案。
在仍另一方面，本申请进一步提供一种图案化方法，所述图案化方法包括：提供半导体材料块；存储器阵列区域被限定为包含所述块的第一区域，并且对准标记区域被限定为包含所述块的第二区域；将第一图案组形成为跨所述第一区域延伸，所述第一图案组包括通过第一沟槽彼此间隔开的第一图案化线；将第三图案组形成为跨所述第二区域延伸；所述第三图案组包括与所述第一图案化线平行的第一参考线；将所述第一沟槽延伸到所述半导体材料中以形成跨所述第一区域延伸的轨道；将第二图案组形成为跨所述第一区域延伸；所述第二图案组包括通过第二沟槽彼此间隔开的第二图案化线；将所述第二沟槽延伸到所述半导体材料中以将所述轨道细分成有源区域柱；将第四图案组形成为跨所述第二区域延伸；所述第四图案组包括与所述第二图案化线平行的第二参考线；并且其中：所述第一图案化线沿着第一方向延伸，并且所述第二图案化线沿着与所述第一方向交叉的第二方向延伸；所述第一方向与所述第二方向之间的角小于90°；并且所述第一参考线和所述第二参考线在所述第二区域内形成覆盖图案。
附图说明
图1-3是构造在用于图案化半导体材料的示例方法的示例工艺阶段的图解性三维视图。
图4是包括经过图案化的半导体材料的示例组合件的图解性俯视图。
图5是包括经过图案化的半导体材料的示例存储器阵列的一部分的图解性俯视图。
图6是图5的示例存储器阵列的区域的图解性三维视图并且示出了示例有源区域柱。
图7A-7C是示出可以用于制造有源区域柱的示例工艺阶段的组合件的图解性俯视图。
图8A-8C是示出靠近有源区域柱形成的示例特征的组合件的图解性俯视图。
图9是包括具有存储器阵列区域和对准标记区域的半导体材料的示例组合件的图解性俯视图。
图10是作为覆盖图案的参考标记的图解性俯视图。图10A和10B是图10的参考标记的区域的放大视图。
图11A和11B是示例工艺阶段的参考标记区域(图11A)和存储器阵列区域(图11B)中的经过图案化的标记的图解性俯视图。
图12A和12B是图11A和11B的在图11A和11B的示例工艺阶段之后的示例工艺阶段的经过图案化的标记的图解性俯视图。
图13A和13B是图11A和11B的在图12A和12B的示例工艺阶段之后的示例工艺阶段的经过图案化的标记的图解性俯视图。
图14是与经过图案化的组件标记并置的覆盖图案的图解性俯视图。
图15是与经过图案化的组件标记并置的覆盖图案的图解性俯视图，并且图15A是沿着图15的线A-A的图解性截面侧视图。
图16是覆盖图案的图解性俯视图。图16A和16B是图16的覆盖图案的区域的放大视图。
图17是覆盖图案的图解性俯视图。图17A和17B是图17的覆盖图案的区域的放大视图。
图18A-18C是示例覆盖图案内的示例参考标记组的图解性俯视图。
图19A和19B是示例工艺阶段的参考标记区域(图19A)和存储器阵列区域(图19B)中的经过图案化的标记的图解性俯视图。
图20A和20B是图19A和19B的在图19A和19B的示例工艺阶段之后的示例工艺阶段的经过图案化的标记的图解性俯视图。
图21A和21B是图19A和19B的在图20A和20B的示例工艺阶段之后的示例工艺阶段的经过图案化的标记的图解性俯视图。
图22A和22B是示例实施例的初始工艺阶段(图22A)和示例实施例的随后工艺阶段(图22B)的参考标记区域中的经过图案化的标记的图解性俯视图。
图23A和23B是示例实施例的初始工艺阶段(图23A)和示例实施例的随后工艺阶段(图23B)的参考标记区域中的经过图案化的标记的图解性俯视图。
图24A和24B是示例工艺阶段的参考标记区域(图24A)和存储器阵列区域(图24B)中的经过图案化的标记的图解性俯视图。
图25A和25B是图24A和24B的在图24A和24B的示例工艺阶段之后的示例工艺阶段的经过图案化的标记的图解性俯视图。
图26A和26B是图24A和24B的在图25A和25B的示例工艺阶段之后的示例工艺阶段的经过图案化的标记的图解性俯视图。
图27A和27B是示例工艺阶段的参考标记区域(图27A)和存储器阵列区域(图27B)中的经过图案化的标记的图解性俯视图。
图28A和28B是图27A和27B的在图27A和27B的示例工艺阶段之后的示例工艺阶段的经过图案化的标记的图解性俯视图。
图29A和29B是图27A和27B的在图28A和28B的示例工艺阶段之后的示例工艺阶段的经过图案化的标记的图解性俯视图。
具体实施方式
一些实施例包含形成相对于存储器阵列的x轴和y轴倾斜的结构(例如，有源区域)的方法。所述结构利用至少两个经过图案化的组形成。所述经过图案化的组之一包含第一线，所述第一线通过第一空间彼此隔开。所述第一线相对于所述x轴和所述y轴倾斜。所述第一空间用于将延伸到下方材料(例如，半导体衬底)中的沟槽图案化，从而将所述下方材料图案化成轨道。将第一组配准标记形成为平行于所述第一线延伸，并且跨对准区域延伸。第二经过图案化的组包含在所述轨道上间隔开的第一开口。此些第一开口延伸到所述轨道中，以将所述轨道细分为相对于所述x轴和所述y轴倾斜的所述结构。跨所述对准区域形成第二开口，并且所述第二开口与所述第一开口对准。所述第二开口将所述配准标记细分以形成覆盖图案。在后续加工中，可以将特征(例如，字线、位线等)形成为与所述结构对准。所述特征可以沿着所述存储器阵列形成，并且可以与邻近所述覆盖图案形成的组件标记对准。所述组件标记相对于所述覆盖图案的并置可以指示所述特征相对于所述倾斜结构的对准；这可能使操作者能够容易地确定是否已经实现了适当的对准。参考图1-29描述示例实施例。
参考图1，示出了半导体块12的一部分。所述半导体块可以被称为半导体衬底。术语“半导体衬底”是指包括半导体材料的任何构造，包含但不限于块状半导体材料(如半导体晶圆)(单独或处于包括其它材料的组合件中)和半导体材料层(单独或处于包括其它材料的组合件中)。术语“衬底”是指任何支撑构造，包含但不限于上文所述的半导体衬底。
半导体块12包括半导体材料14。这种材料可以包括任何合适的一或多种成分；并且在一些实施例中，这种材料可以包括以下一或多种、基本上由其组成或由其组成：硅、锗、III/V族半导体材料(例如，磷化镓)、半导体氧化物等；并且术语III/V族半导体材料是指包括选自周期表第III族和第V族元素的半导体材料(第III族和第V族为旧的命名，现在被称为第13族和第15族)。在一些实施例中，半导体块14可以包括硅、基本上由硅组成或由硅组成；如例如单晶溶液。
邻近块12设置了x/y轴***。最终，块12的区域可以合并到存储器阵列中，其中此种存储器阵列沿所述x/y轴***布局。
参考图2，将块12图案化以形成沿由轴Q表示的第一方向延伸的轨道16，并且此第一方向相对于x轴和y轴倾斜。所述轨道通过延伸到半导体材料14中且沿由轴Q表示的第一方向延长的沟槽18彼此隔开。轨道16由半导体材料14的基极区域20支撑。
可以通过跨块12的区域形成掩蔽材料的线(图2中未示出)来将轨道16图案化，同时留下未受所述掩蔽材料保护的其它区域。可以将沟槽18蚀刻到未受保护的区域中，然后可以去除所述掩蔽材料以留下图2所示的配置。在后续加工中，可以在沟槽18内设置绝缘材料。
参考图3，将轨道16(图2)图案化成岛状物22(仅标记了其中的一些)。岛状物22对应于从基极区域20向上延伸的柱。岛状物22可以包括存储器装置的有源区(AA)，并且在一些实施例中可以被视作被配置为从基极区域20向上延伸的有源区域柱。仅将一个柱标记为AA，但是应当理解，所述柱中的每一个可以包含有源区。
图3示出了与绝缘材料隔离的岛状物22。在实践中，将在图2的沟槽18内设置绝缘材料，然后将图2的轨道16图案化成岛状物22，并且然后将在所述岛状物之间设置另外的绝缘材料，使得所述岛状物将被绝缘材料完全包围。
参考图4，在与图3的加工阶段类似的加工阶段的俯视图中示出了构造(组合件)10，并且绝缘材料24设置在有源区域柱22之间(仅标记了其中的一些)。绝缘材料24可以包括任何合适的一或多种成分；并且在一些实施例中可以包括二氧化硅、基本上由二氧化硅组成或者由二氧化硅组成。
参考图5，可以将有源区域柱22合并到存储器阵列26中。柱22以虚线(虚线(phantom))视图示出，以指示相对于图5的构造这种柱在其它材料的下方。
字线WL1-WL4跨有源区域柱22延伸，并将有源区域细分为电容器接触区域28和位线接触区域30。所述字线沿x轴方向延伸；并且在一些实施例中，此x轴方向可以被称为存储器阵列26的行方向。
位线(数字线)DL1-DL4沿y轴方向延伸；并且在一些实施例中，此y轴方向可以被称为存储器阵列26的列方向。所述位线与有源区域柱22的位线接触区域30耦接。在所示实施例中，将开口34(仅标记了其中的一些)图解性示出为从所述位线(例如，DL1)的底表面延伸到位线接触区域30。可以通过设置在开口34内的导电互连将所述位线(例如，DL1)耦接到位线接触区域30。
电容器接触区域28中的每一个都与电容器36耦接(仅标记了其中的一个)。每个电容器具有与参考电压37耦接的节点。此参考电压可以为任何合适的电压，包含例如地、Vcc/2等。
图5的有源区域柱22之一被标记为柱22a，使得其可以与其它有源区域柱区分开。柱22a在图6中以三维视图示出。字线WL2和WL3穿过有源区域柱22a，以将所述柱的上部分细分为位线接触区域30和电容器接触区域28。所述字线被示出为包括导电字线材料38，并且被示出为通过栅极介电材料40与有源区域柱22a的半导体材料14隔开。
字线材料38可以包括任何合适的一或多种导电成分；如例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属的组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或经过导电掺杂的半导体材料(例如，经过导电掺杂的硅、经过导电掺杂的锗等)中的一或多种。
栅极介电材料40可以包括任何合适的一或多种成分；并且在一些实施例中可以包括二氧化硅、基本上由二氧化硅组成或者由二氧化硅组成。
位线接触区域30与位线DL2的耦接在图6中图解性示出，电容器接触区域28与电容器36的耦接也是如此。在实践中，掺杂剂将设置在区域28和30内以形成源极/漏极区域(未标记)，并且沟道区域(未标记)将形成在柱22a内并与字线WL2和WL3相邻。对字线WL2和WL3的操作然后可以用于通过沟道区域将源极/漏极区域极彼此选通地耦接，从而选择性地将数字线DL2和与柱22a相关联的电容器36中的一个或另一个耦接。
制造相对于x方向和y方向离轴的有源区域柱22(例如，图3-6的柱22和22a)可能较困难。通常，利用至少两种掩蔽图案。所述掩蔽图案中的一个可以被称为第一图案组，并且另一个可以被称为第二图案组。图7A-C示出了可用于制造有源区域柱22的示例图案组。将图7A-C的半导体材料14点画以使半导体材料能够容易地与在此半导体材料附近示出的图案区分开。
参考图7A，第一图案组包括经过图案化的沟槽42，所述沟槽沿Q轴方向延伸并且将图2的轨道16图案化。第二图案组包括沿R轴方向延伸的沟槽44。第二图案组将轨道16(图2)细分为图3的岛状物(有源区域柱)22。第一图案组的沟槽42可以被视为沿第一方向延伸，并且第二图案组的沟槽44可以被视为沿与第一方向交叉的第二方向延伸。在一些实施例中，第一图案组的沟槽42可以被视为对应于B-切割区域(B-chop region)，并且第二图案组的沟槽44可以被视为对应于C-切割区域。在一些实施例中，第二图案组的经过图案化的特征44可以被称为开口，其中术语“开口”相对于将用第一图案组形成的特征细分的沟槽和其它配置是通用的(由第一图案组形成的示例特征为图2的轨道16)。
经过图案化的有源区域柱22具有中心45。此中心最终可以相对于其它组件(例如，字线、位线等)对准。如果第一图案组或第二图案组(例如，包括沟槽42的组或包括沟槽44的组)未对准，则有源区域柱22可能会变形，并且中心45可能移位。希望有一种可以指示第一图案组和第二图案组的对准的***。
图7B示出了一种布置，其中第一图案组包括上文参考图7A描述的沟槽42，并且第二图案组包括开口46，所述开口被设置成将图2的轨道16细分成图3的岛状物22。在一些实施例中，图7A的沟槽44可以被视为经线性伸长的开口的实例，而图7B的开口46可以被视为未经线性伸长的开口的实例。在图7B的实施例中，开口46是圆形的。在其它实施例中，开口46可以具有其它合适的形状，如例如椭圆形、正方形、矩形等。
图7C示出了一种布置，其中第一图案组包括上文参考图7A描述的沟槽42，并且第二图案组包括沿S轴方向延伸的沟槽48。第二沟槽48之一跨过有源区域柱22。可以将保护材料(未示出)设置为跨过有源区域柱22的区域，使得沟槽48不会蚀刻到柱22中。所述保护材料可以被称为保护性阻挡材料。在一些实施例中，图7C的沟槽48可以被称为开口。
注意，即使指示出图7A-7C的沟槽42在开口44、46和48之前形成，在其它实施例中，此些开口也可以在沟槽42之前形成。
图8A-8C示出了与有源区域柱22对准的特征。
图8A示出了跨有源区域柱22延伸的字线WL1和WL2。所述字线具有间距P，并且每个字线旨在与柱22的中心45间隔距离P/2。如果所述字线未对准，则存储器阵列内的存储器单元的操作可能会受到影响。因此，希望有一种可以指示字线特征相对于有源区域柱22对准的***。
图8B示出了与中心区域45对准并延伸到有源区域柱22的位线接触区域30的位触点(BC)。位触点可以在延伸到位线接触区域30的开口内(如上文参考图5所讨论的，并且用开口34示出)形成。如果位触点相对于位线接触区域未对准，则存储器阵列内的存储器单元的操作可能会受到影响。因此，希望有一种可以指示位触点与有源区域柱22对准的***。
图8C示出了与有源区域柱22的中心区域45对准的位线(BL)。如果位线未对准，则存储器阵列内的存储器单元的操作可能会受到影响。因此，希望有一种可以指示位线相对于有源区域柱22对准的***。
图9示出了构造(组合件)10的一部分。构造10可以包括半导体材料14(上文参考图1-6进行描述)；并且在一些实施例中，可以包括存储器阵列区域50，所述存储器阵列区域包含块12的第一区域(上文参考图1-4进行描述)，并且可以包括参考标记区域(本文也称为对准标记区域)52，所述参考标记区域包含块12的第二区域。参考标记区域52可以靠近存储器阵列区域50，并且可以偏离所述存储器阵列区域。在一些实施例中，参考标记区域52可以位于半导体晶圆的所谓划线区域中，所述晶圆沿所述划线区域被切割，从而被分成各自具有存储器阵列区域50的单独半导体管芯/芯片。
一些实施例涉及形成对准标记(本文也称为参考标记)的方法，所述对准标记与上文参考图7A-7C描述的沟槽42和开口(例如，44、46和48)对准。图10示出了参考标记54，其中图10左侧的第一组对准(参考)特征54沿着相对于x轴和y轴的斜面向右延伸，而图10右侧的第二组对准(参考)特征沿着相对于x轴和y轴的另一个斜面向左延伸。对准特征54包括对准标记56，如图10A和10B的放大视图所示。对准标记56可以与沟槽42同时形成，如将在下文参考图11和12更详细讨论的。左侧的对准特征54通过间隔区域58彼此隔开。右侧的特征54通过狭缝60修饰，所述狭缝沿着相对于x轴和y轴的另一个斜面延伸，并且与特征54相交。图10B的放大视图示出了在通过狭缝60修饰对准特征54之后所得到的图案。狭缝60可以与上文参考图7A-7C描述的如用于将轨道细分成岛状物的开口(即，开口44、46和48)同时形成。图10B的图案可以被称为覆盖图案。在如双头箭头57所指示的方向上测量与左侧特征54的对准，并且在如双头箭头59所指示的方向上测量与右侧特征54的对准。
图10的覆盖图案可以在图9的参考标记区域52内形成，并且可以用于确定有源区域柱是否在具有适当形状的适当位置中形成和/或用于确定有源区域柱是否与其它特征(例如，字线、位线、接触开口等)适当地对准。
参考图11和12描述了用于形成图10的参考标记图案的示例方法。
参考图11A和11B，将第一图案组62形成为跨存储器阵列区域50(其也可以被称为下方半导体材料块的第一区域)延伸，并且将第三图案组64形成为跨参考标记区域52(其也可以被称为下方半导体材料块的第二区域)延伸。上文参考图9描述了第一区域50和第二区域52。在一些实施例中，图案组64可以被称为第二图案组。然而，将图案组64称为第三图案组是有用的，以便将其与将在图12B的加工阶段相对于存储器阵列区域50形成的第二图案组区分开。
在一些实施例中，区域50可以被视为通常表示将要形成电路元件的区域，并且可以被称为“用于电路元件的区域”。在此些实施例中，区域52可以被视为针对相对于区域50内的电路元件的对准形成参考标记的区域。
参考图11B，第一图案组62包含第一图案化线66(仅标记了其中的一些)，所述第一图案化线通过第一沟槽68(仅标记了其中的一些)彼此隔开。第一沟槽68可以全部具有彼此大约相同的宽度(如所示出的)，或者一些沟槽可以包括相对于其它沟槽不同的宽度。术语“大约相同的宽度”是指处于合理的制造公差和测量公差内的相同宽度。线66具有间距P1，并且沿相对于x轴的角度θ1延伸。角度θ1大于0°且小于90°。
线66和空间68可以被视为限定存储器阵列区域50的一部分，所述部分最终将用于制造相对于所示的x轴和y轴倾斜的电路元件(例如，有源区)。在一些实施例中，空间68对应于将被转移到下方半导体材料块中以形成上文参考图2讨论的沟槽18的沟槽。线66可以被称为第一图案化线。
参考图11A，第三图案组64包含线70(仅标记了其中的一些)和空间72。空间72可以全部具有彼此大约相同的宽度(如所示出的)；或者所述空间中的至少一些空间可以包括与所述空间中的至少一些其它空间不同的宽度。线70具有间距P3。跨参考标记区域52的线70的间距P3可以与跨存储器阵列区域50的线66的间距P1相同，或者可以与间距P1不同而保持与间距P1成比例。在一些实施例中，线70的间距可以被称为第二间距。然而，将线70的间距称为第三间距是有用的，以便将其与将在图12B的加工阶段相对于存储器阵列区域50形成的第二间距区分开。
跨参考标记区域52的线70与跨存储器阵列区域50的线66平行。第三图案组64(也称为第三组图案)可以与第一图案组62(也称为第一组图案)同时形成；并且因此，线70可以与线66同时形成。在一些实施例中，线70可以被称为对准标记(或参考线)。
线70可以被视为限定参考标记(即，覆盖图案)的一部分。
线70沿与线66偏离x轴的角度相同的角度θ1的方向延伸(即，沿与线66相同的方向延伸)。
沟槽68和72可以被视为对应于B-切割图案。此些沟槽沿与线66偏离x轴的角度相同的角度θ1的方向延伸(即，沿与线66相同的方向延伸)。
在一些实施例中，可以将沟槽68延伸到下方半导体材料14中，以在参考图12A和12B描述的下一加工阶段之前形成图2的轨道16和沟槽18。如图2所示，轨道16将具有第一间距P1。图11A的对准标记70将平行于轨道16，并且将具有图11A的第三间距P3。
参考图12A和12B，将第二图案组74(也称为第二组图案)形成为跨存储器阵列区域50延伸，并且将第四图案组76(也称为第四组图案)形成为跨参考标记区域52延伸。
参考图12B，第二图案组74包含第二图案化线78(仅标记了其中的一些)，所述第二图案化线通过开口80(仅标记了其中的一些)彼此隔开。在图12B的实施例中，开口80为沟槽，并且可以被称为第二沟槽，以将其与图11B的第一沟槽68区分开。在其它实施例中，开口80可以具有其它形状。沿一对沟槽80设置线81，以帮助读者将所述沟槽可视化。线81并非第二图案74的一部分，并且实际上不会在第二图案74内形成。
线78和沟槽80具有第二间距P2，并且沿相对于所x轴的第二角度θ2延伸。角度θ2大于0°且小于90°，并且在所示实施例中小于第一角度θ1。
线78和开口80可以被视为限定存储器阵列区域50的一部分，所述部分最终将制造相对于所示的x轴和y轴倾斜的电路元件(例如，有源区)。在一些实施例中，开口80将在图2的加工阶段之后的加工阶段被转移到下方半导体材料块中，以将图2的轨道16细分成图3的岛状物(有源区域柱)22。
图12B的线78和开口80与图11B的线66和开口68相交；并且在一些实施例中，图12B的第二图案组74可以被视为与图11B的第一图案组62相交。
参考图12A，第四图案组76包含线82(仅标记了其中的一个)和开口(即，空间、沟槽等)84。线82和空间84都具有第四间距P4。跨参考标记区域52的线82的间距P4可以与跨存储器阵列区域50的线78的间距P2相同，或者可以与间距P2不同而保持与间距P2成比例。
在图12A的实施例中，开口84为沟槽。在其它实施例中，开口84可以具有其它形状。所示出的沟槽可被称为线性开口，以将其与具有非线性形状(例如，圆形、正方形、椭圆形等)的其它类型的开口区分开。在一些实施例中，图12B的开口80可以被称为第一开口，而图12A的开口84可以被称为第二开口。沿图12A的沟槽84设置线83，以帮助读者将所述沟槽可视化。线83并非第四图案76的一部分，并且实际上不会与第四图案76一起形成。
跨参考标记区域52的线82与跨存储器阵列区域50的线78平行，并且跨参考标记区域52的沟槽84与跨存储器阵列区域50的沟槽80平行。第四图案组76(也称为第四组图案)可以与第二图案组74(也称为第二组图案)同时形成；并且因此，开口84(例如，所示出的沟槽84)可以与沟槽80同时形成，并且线82可以与线78同时形成。在一些实施例中，线82可以被称为对准标记(或参考线)，并且可以被视为限定参考标记(即，覆盖图案)的一部分。
线82和沟槽84沿与线78和沟槽80偏离x轴的角度相同的角度θ2的方向延伸(即，沿与线78和沟槽80的方向相同的方向延伸)。图11A示出图案64的线70沿第一方向Q延伸，并且指示图案76的线82(图12A)沿第二方向N延伸；并且第一方向Q与第二方向N之间的角度θ3小于90°。
沟槽80和84可以被视为对应于C-切割图案。此些沟槽与线66和70相交。
在一些实施例中，参考标记区域52内的开口(沟槽)84可以被视为将线70(即，第一对准标记或第一参考线)细分成组86。在一些实施例中，开口84可以被视为延伸穿过对准标记70，以将对准标记70变换成覆盖图案88。在此些实施例中，图12A的第四图案组76可以被视为与图11A的第三图案组64相交。而且，在此些实施例中，线82可以被视为跨参考标记区域52形成的第二参考线，并且与跨存储器阵列区域50形成的第二图案化线78平行。
在所示实施例中，图11A的第三图案组64具有线末端90，并且第四图案组76的开口84移除此些线末端。在一些实施例中，图11A的第三图案组64可以被视为具有第二线与空间图案(line-and-space pattern)，而图11B的第一图案组62具有第一线与空间图案。第二线与空间图案包含末端区域(部分)90。图12A的第四图案组76可以被视为相对于图11A的第三图案组64安置，使得通过第四图案组76将相应的末端区域(部分)90移除。
在图11B和11A的第一图案组62和第三图案组64分别被视为第一线与空间图案和第二线与空间图案的实施例中；图12B和12A的第二图案组74和第四图案组76可以分别被视为第三线与空间图案和第四线与空间图案。
图11和12的实施例将第一图案组62和第三图案组64的形成描述为在第二图案组74和第四图案组76之前。在其它实施例中，第二图案组74和第四图案组76可以在第一图案组62和第三图案组64之前形成。
参考图13A和13B，利用另一个图案化步骤来将组件阵列(例如，有源区域22)图案化。所述图案化步骤可以利用可被称为D切割沟槽的沟槽92。区域22可以对应于上文参考图3和4描述的结构22；并且可以合并到参考图5和6描述的类型的存储器阵列中。
图12A和13A的覆盖图案88可以使得能够容易确定图11B和12B的掩蔽图案的对准，这可能使得能够迅速确定图13B的结构22是否在期望公差内形成。这可以使常规工艺得到改进，因为在常规图案化工艺中，确定结构22(即，相对于存储器阵列的x轴和y轴倾斜的结构)是否具有处于期望公差内的配置可能是耗时且效率低的。图12A和13A的覆盖图案88的另一个优点在于，这可以用来确定特征(例如，字线、位线、位线触点等)是否与结构22对准到期望公差内。
图14示出了参考标记区域52，所述参考标记区域包括覆盖图案88的区域，并且包括接近所述覆盖图案的组件标记92。组件标记可以与跨存储器阵列区域50(图9所示)形成的特征(例如，位线、字线、位线触点等)对准。组件标记与特征的对准可以在将特征图案化的过程中完成。例如，在一些实施例中，特征可以对应于图5和6中描述的类型的字线，如字线WL1、WL2等。组件标记92可以在将字线图案化期间形成，并且可以平行于字线。类似地，组件标记92可以与其它特征对准，如位线(例如，图5的DL1、DL2等)、位线触点(例如，图5的区域34内的触点)等。
组件标记92中的每一个相对于参考标记70的组86之一并置。组件标记92与其并置的组86的对准可以指示存储器阵列区域50(图9)内的特征(例如，字线、位线等)与此存储器阵列区域内的结构22(图5)之间的相对对准。在一些实施例中，组件标记92可以被称为比较标记，覆盖图案88可以被称为包括组86内的参考标记70；并且比较标记92可以被视为相对于参考标记70安置。图5的存储器阵列26可以被视为电路元件，结构22可以被视为电路元件的区域，并且比较标记可以被视为与电路元件的另一个区域(例如，字线区域、位线区域等)相关联。
图15示出了与覆盖图案88内的组86之一并置的组件标记92之一。组86在形状上类似于片段22(图13B及图5)。组86可以被称为覆盖图案的片段、对准图案的片段、参考标记图案的片段等。对组件标记92相对于片段86的对准的检查容易地指示在示例片段22的制造过程中相对于图11和12的图案化步骤的对准以及相对于此片段22关于由组件标记92表示的经过图案化的特征(字线、位线、位线触点等)的对准是否有任何偏差。在所示实施例中，组件标记92可以表示与片段86的中心对准的位线。通过将穿过片段86的中心的线和穿过组件标记92的中心的线进行比较，可以将片段86与组件标记92进行比较。
图15A图解性地示出了沿线A-A的截面，并且示出了片段86的线76可以嵌入支撑材料96(例如，二氧化硅)中，并且组件标记92可以位于支撑材料96上方。线76可以包括任何合适的材料，并且在一些实施例中可以包括经过图案化的半导体材料、经过图案化的绝缘材料、经过图案化的导电材料、经过图案化的光刻胶等。组件标记92可以包括任何合适的材料，并且在一些实施例中可以包括经过图案化的导电材料、经过图案化的绝缘材料、经过图案化的光刻胶等。
图16示出了覆盖图案88，所述覆盖图案包括横向延伸区域(也称为水平延伸区域)98和纵向延伸区域(也称为竖直延伸区域)100。对横向延伸区域98内的对准进行如双头箭头99所指示的纵向测量，并且对纵向延伸区域100内的对准进行如双头箭头101所指示的横向测量。
图16A示出了沿横向延伸区域98之一的放大视图，并且图16B示出了沿纵向延伸区域100之一的放大视图。在图16A和16B中示出了间隙84，并且在此些图中设置线83以帮助读者将间隙84可视化。
图17示出了覆盖图案88，所述覆盖图案包括横向延伸区域98和竖直延伸区域100的另一种布置。图17A和17B分别示出了沿横向延伸区域98之一和纵向延伸区域100之一的放大视图。
图18A-C示出了示例覆盖图案88的区域。每个区域包括片段86。值得注意的是，片段86中的每一个包括区域102和区域102之间的间隙(条带)104。所述条带中的一些用方框图解性地示出，但是应当理解，此些方框被提供用于帮助读者理解所述条带的位置且此些方框不是实际图案的一部分。图18A-C的覆盖图案可以由在片段22和覆盖区域88的形成期间使用的间距加倍(或其它间距倍增工艺)产生；和/或由与下文参考图24-29描述的加工类似的加工产生。在例如美国专利号8,389,383和8,852,851以及美国专利公开号2014/0091434中描述了间距倍增工艺。
图19A和19B示出了与上文参考图11A和11B描述的加工阶段类似的加工阶段。然而，图19A和19B的加工阶段与图11A和11B的加工阶段的不同之处在于，图19A和19B的线70和66被合并到通过间距四倍化工艺形成的粗线106和104中。间距四倍化工艺可以包含任何合适的工艺，包含例如与美国专利号8,389,383和8,852,851以及美国专利公开号2014/0091434中描述的工艺类似的一或多种工艺。
图20A和20B示出了图19A和19B的加工阶段之后的、且与图12A和12B的加工阶段类似的加工阶段。
图21A和21B示出了图20A和20B的加工阶段之后的、且与图13A和13B的加工阶段类似的加工阶段。
图22A和22B示出了在与上文分别参考图11A和12A描述的加工阶段类似的加工阶段的参考标记区域52。然而，图22A的加工阶段的空间(沟槽)72并非彼此都具有相同大小，并且相反包含一组窄开口72a和一组宽开口72b(术语“窄”和“宽”是相对于彼此使用的，并且用于指示沟槽72a比沟槽72b更窄)。图22B的加工阶段与图12A的加工阶段的不同之处在于开口84现在是与上文参考图7B描述的圆形开口类似的圆形开口。
对应于图22A和22B的参考标记区域52的存储器阵列区域50未示出，但是应当理解，此些存储器阵列区域可以用与上文参考图7B描述的加工类似的加工来形成。在一些实施例中，图7B的孔46可以被视为对应于第一孔图案的多个第一孔，并且位于第二图案组74(类似于图12B的第二图案组)内；并且图22B的孔84可以被视为对应于第四图案组76(类似于图12A的第四图案组)的第二孔图案内的多个第二孔。尽管所示出的孔46和84是基本上圆形的(术语“基本上圆形的”是指在合理的制造公差和测量公差内的圆形)，但应当理解，在其它实施例中，孔可以包括其它形状。所示出的孔46和84可以被视为未线性延伸的开口的实例(相比于参考图11和12描述的沟槽)。
图22B的经过图案化的线70对应于覆盖图案88，并且可以用于用与上文参考图14和15描述的方法类似的方法确定倾斜的元件(例如，图3的相对于存储器阵列的x轴和y轴倾斜的元件22)的对准。
图23A和23B示出了用与图22A和22B的加工类似的加工进行加工但是在图22A的阶段使用粗线106的参考标记区域52；其中此些粗线106与由间距加倍法形成的线一致。间距加倍法可以包含任何合适的加工，包含例如与美国专利号8,389,383和8,852,851以及美国专利公开号2014/0091434中描述的工艺类似的一或多种工艺。图23B的工艺阶段的开口72包含两个不同宽度的开口72a和72b，其中开口72a比开口72b更窄。对应于图23A和23B的参考标记区域52的存储器阵列区域50未示出，但是应当理解，此些存储器阵列区域可以用与上文参考图7B描述的加工类似的加工来形成。
图24A和24B示出了与上文参考图11A和11B描述加工阶段类似的加工阶段。
图25A和25B示出了图24A和24B的加工阶段之后的、且与图12A和12B的加工阶段类似的加工阶段。然而，不像图12A和12B的加工，图25A和25B的加工在与上文参考图7C描述的方法中使用开口48和保护掩蔽结构108。
图26A和26B示出了图25A和25B的加工阶段之后的、且与图13A和13B的加工阶段类似的加工阶段。
图27-29示出了与图24-26的加工阶段类似的加工阶段，但是在所述加工阶段中，还并入间距四倍化法。
上文讨论的组合件和结构可以在集成电路内使用(其中术语“集成电路”是指由半导体衬底支撑的电子电路)；并且可以并入电子***中。此些电子***可以在例如存储器模块、装置驱动器、电力模块、通信调制解调器、处理器模块和专用模块中使用，并且可以包含多层、多芯片模块。电子***可以是宽范围***中的任何***，如例如，相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、车辆、时钟、电视、移动电话、个人计算机、汽车、工业控制***、飞机等。
除非另外指明，否则本文描述的各种材料、物质、成分等可以用各种合适的方法(已知的或尚未开发的)形成，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
可以使用术语“介电的”和“绝缘的”来描述具有绝缘电气性质的材料。所述术语在本公开中视为同义。在一些情况下术语“介电的”和其它情况下术语“绝缘的”(或“电绝缘的”)的使用可以在本公开内提供语言变化以简化随后权利要求内的前提基础，并且不用于指示任何显著的化学或电气差异。
附图中的各实施例的特定取向仅出于说明性目的，并且在应用中实施例可以相对于所示的取向旋转。本文提供的说明书和随后权利要求涉及描述了各种特征之间的关系的任何结构，无论所述结构在附图中的特定取向上还是相对于此取向旋转。
除非另外指明，否则附图的截面视图仅示出截面的平面内的特征，并且未示出截面的平面后的材料，以便简化附图。
当结构在上文被称为在另一个结构“上”、与其“相邻”或与其“相对”时，所述结构可以直接在另一个结构上或者也可以存在中间结构。相比之下，当结构被称为“直接在另一个结构上”、“直接与另一个结构相邻”或“直接与另一个结构相对”时，不存在中间结构。术语“直接在...下”、“直接在...上”等不指示直接物理接触(除非另有明确声明)而是指示直立对准。
结构(例如，层、材料等)可以称为“竖直延伸”以指示结构一般从下方基础(例如，衬底)向上延伸。竖直延伸结构可以相对于基础的上部结构基本上正交地延伸或不正交地延伸。
一些实施例包含一种方法，所述方法包含形成用于电路元件的区域以及形成用于与所述区域相关联的对准的参考标记。所述形成所述区域包括通过使用第一组图案限定所述区域的一部分，以及通过使用第二组图案限定所述区域的另一部分。所述第二组图案与所述第一组图案相交。所述形成所述参考标记包括通过使用与所述第一组图案同时形成的第三组图案限定所述参考标记的一部分，以及通过使用与所述第二组图案同时形成并与所述第三组图案相交的第四组图案限定所述参考标记的另一部分。
一些实施例包含一种图案化方法，所述图案化方法包含提供半导体材料块。存储器阵列区域被限定为包含所述块的第一区域，并且参考标记区域被限定为包含所述块的第二区域。将第一图案组形成为跨所述第一区域延伸，并且同时将第三图案组形成为跨所述第二区域延伸。所述第一图案组包含第一线和所述第一线之间的第一沟槽。所述第三图案组包含对准标记。将所述第一沟槽延伸到所述块中以从所述块在所述第一区域内的半导体材料中形成轨道。所述轨道具有第一间距。所述对准标记平行于所述轨道并且具有第三间距。将所述第二图案组形成为跨所述第一区域延伸，并且同时将第四图案组形成为跨所述第二区域延伸。所述第二图案组包含第一开口。所述第一开口具有第二间距。所述第四图案组包含具有第四间距的第二开口。所述第一开口延伸到所述半导体材料中以将所述轨道细分成有源区域柱。延伸所述第二开口穿过所述对准标记以将所述对准标记变换成覆盖图案。
一些实施例包含一种图案化方法。提供半导体材料块。存储器阵列区域被限定为包含所述块的第一区域，并且对准标记区域被限定为包含所述块的第二区域。将第一图案组形成为跨所述第一区域延伸。所述第一图案组包括通过第一沟槽彼此间隔开的第一图案化线。将第三图案组行程为跨所述第二区域延伸。所述第三图案组包括与所述第一图案化线平行的第一参考线。将所述第一沟槽延伸到所述半导体材料中以形成跨所述第一区域延伸的轨道。将第二图案组形成为跨所述第一区域延伸。所述第二图案组包括通过第二沟槽彼此间隔开的第二图案化线。所述第二沟槽延伸到所述半导体材料中以将所述轨道细分成有源区域柱。将第四图案组形成为跨所述第二区域延伸。所述第四图案组包括与所述第二图案化线平行的第二参考线。所述第一图案化线沿着第一方向延伸，并且所述第二图案化线沿着与所述第一方向交叉的第二方向延伸。所述第一方向与所述第二方向之间的角小于90°。所述第一参考线和所述第二参考线在所述第二区域内形成覆盖图案。
根据规定，已经就结构和方法特征而言以更具体或更不具体的语言描述了本文所揭示的主题。然而，将理解的是，权利要求不限于所示出和所描述的具体特征，因为本文所揭示的构件包括示例实施例。权利要求因此按照字面上的措辞提供全部范围，并根据等同原则进行适当解释。

Claims (31)

1.一种方法，其包括：
形成用于电路元件的区域；以及
形成用于与所述区域相关联的对准的参考标记；
其中所述形成所述区域包括：
通过使用第一组图案限定所述区域的一部分；以及
通过使用第二组图案限定所述区域的另一部分，所述第二组图案与所述第一组图案相交；并且
其中所述形成所述参考标记包括：
通过使用与所述第一组图案同时形成的第三组图案限定所述参考标记的一部分；以及
通过使用与所述第二组图案同时形成且与所述第三组图案相交的第四组图案限定所述参考标记的另一部分。
2.根据权利要求1所述的方法，其中，
所述第一组图案是包含多个第一线和多个第一空间的第一线与空间图案；
所述第三组图案是包含多个第二线和多个第二空间的第二线与空间图案；并且
所述第二线与空间图案的所述多个第二线包含相应的末端部分，所述相应的末端部分被安置成使得所述相应的末端部分通过所述第四组图案移除。
3.根据权利要求2所述的方法，其中，
所述第二组图案是包含多个第三线和多个第三空间的第三线与空间图案；并且
所述第四组图案是包含多个第四线和多个第四空间的第四线与空间图案。
4.根据权利要求2所述的方法，其中，
所述第二组图案是包含多个第一孔的第一孔图案；并且
所述第四组图案是包含多个第二孔的第二孔图案。
5.根据权利要求1所述的方法，其进一步包括在形成参考标记之后形成用于对准的比较标记，其中相对于所述参考标记安置所述比较标记。
6.根据权利要求5所述的方法，其进一步包括用于所述电路元件的另一个区域，其中所述比较标记与所述另一个区域相关联。
7.一种图案化方法，其包括：
提供半导体材料块；存储器阵列区域被限定为包含所述块的第一区域，并且参考标记区域被限定为包含所述块的第二区域；
将第一图案组形成为跨所述第一区域延伸，并且同时将第三图案组形成为跨所述第二区域延伸；所述第一图案组包括第一线和所述第一线之间的第一沟槽；所述第三图案组包括对准标记；
将所述第一沟槽延伸到所述块中以从所述块在所述第一区域内的所述半导体材料中形成轨道；所述轨道具有第一间距；所述对准标记平行于所述轨道并且具有第三间距；
将第二图案组形成为跨所述第一区域延伸，并且同时将第四图案组形成为跨所述第二区域延伸；所述第二图案组包括第一开口；所述第一开口具有第二间距；所述第四图案组包括具有第四间距的第二开口；
将所述第一开口延伸到所述半导体材料中以将所述轨道细分成有源区域柱；以及
延伸所述第二开口穿过所述对准标记以将所述对准标记变换成覆盖图案。
8.根据权利要求7所述的图案化方法，其中所述第一图案组和所述第三图案组在所述第二图案组和所述第四图案组之前形成。
9.根据权利要求7所述的图案化方法，其中所述第一图案组和所述第三图案组在所述第二图案组和所述第四图案组之后形成。
10.根据权利要求7所述的图案化方法，其中所述对准标记为间隔开的线。
11.根据权利要求10所述的图案化方法，其中利用间距倍增法形成所述第一图案组和所述第三图案组。
12.根据权利要求11所述的图案化方法，其中利用间距加倍法形成所述第一图案组和所述第三图案组。
13.根据权利要求11所述的图案化方法，其中利用间距四倍化法形成所述第一图案组和所述第三图案组。
14.根据权利要求7所述的图案化方法，其中所述第一开口和所述第二开口为线性沟槽。
15.根据权利要求7所述的图案化方法，其中所述第一开口和所述第二开口具有非线性形状。
16.根据权利要求15所述的图案化方法，其中所述第一开口和所述第二开口是基本上圆形的。
17.根据权利要求7所述的图案化方法，其中所述第一间距和所述第三间距大约彼此相同。
18.根据权利要求17所述的图案化方法，其中所述第二间距和所述第四间距大约彼此相同。
19.根据权利要求17所述的图案化方法，其中所述第二间距和所述第四间距彼此不同。
20.根据权利要求7所述的图案化方法，其进一步包括在所述第一区域内形成特征并且同时在所述第二区域内形成与所述特征对准的组件标记；所述第二区域内的所述组件标记与所述覆盖图案并置以指示所述特征与所述有源区域柱之间的对准。
21.根据权利要求20所述的图案化方法，其中所述特征为字线。
22.根据权利要求20所述的图案化方法，其中所述特征为位线。
23.根据权利要求20所述的图案化方法，其中所述特征为位线开口。
24.一种图案化方法，其包括：
提供半导体材料块；存储器阵列区域被限定为包含所述块的第一区域，并且对准标记区域被限定为包含所述块的第二区域；
将第一图案组形成为跨所述第一区域延伸，所述第一图案组包括通过第一沟槽彼此间隔开的第一图案化线；
将第三图案组形成为跨所述第二区域延伸；所述第三图案组包括与所述第一图案化线平行的第一参考线；
将所述第一沟槽延伸到所述半导体材料中以形成跨所述第一区域延伸的轨道；
将第二图案组形成为跨所述第一区域延伸；所述第二图案组包括通过第二沟槽彼此间隔开的第二图案化线；
将所述第二沟槽延伸到所述半导体材料中以将所述轨道细分成有源区域柱；
将第四图案组形成为跨所述第二区域延伸；所述第四图案组包括与所述第二图案化线平行的第二参考线；并且
其中：
所述第一图案化线沿着第一方向延伸，并且所述第二图案化线沿着与所述第一方向交叉的第二方向延伸；
所述第一方向与所述第二方向之间的角小于90°；并且
所述第一参考线和所述第二参考线在所述第二区域内形成覆盖图案。
25.根据权利要求24所述的图案化方法，其中利用间距倍增法形成所述第一图案组的所述第一图案化线和所述第一沟槽。
26.根据权利要求24所述的图案化方法，其中利用间距加倍法形成所述第一图案组的所述第一图案化线和所述第一沟槽。
27.根据权利要求24所述的图案化方法，其中利用间距四倍化法形成所述第一图案组的所述第一图案化线和所述第一沟槽。
28.根据权利要求24所述的图案化方法，其进一步包括在所述存储器阵列区域内形成特征并且同时在所述对准标记区域内形成与所述特征对准的组件标记；所述对准标记区域内的所述组件标记与所述覆盖图案并置以指示所述特征与所述有源区域柱之间的对准。
29.根据权利要求28所述的图案化方法，其中所述特征为字线。
30.根据权利要求28所述的图案化方法，其中所述特征为位线。
31.根据权利要求28所述的图案化方法，其中所述特征为位线开口。
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