CN103311302A - 一种混合三维晶体管及其形成方法 - Google Patents
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Abstract
本发明提出一种混合三维晶体管及其形成方法，该晶体管包括：衬底；绝缘层；形成在绝缘层之上的平面半导体结构；形成在平面半导体结构之上的半导体FIN，其中，半导体FIN的高度大于平面半导体结构的高度，半导体FIN的宽度小于平面半导体结构的宽度，半导体FIN的长度小于平面半导体结构的长度；两个斜坡台面，两个斜坡台面分别位于半导体FIN的两侧，斜坡台面的底部与平面半导体结构相连；栅介质，其包覆平面半导体结构的上表面和侧面以及半导体FIN的各个侧面；栅电极，其位于栅介质上方并且包覆平面半导体结构和半导体FIN；以及源漏区接触，其位于两个斜坡台面的上方。本发明的晶体管解决了FINFET器件驱动电流不能连续变化的难题,并且制备方法简单可行。
Description
技术领域
本发明涉及半导体制造领域，具体涉及一种混合三维晶体管及其形成方法。
背景技术
FINFET称为鳍式场效晶体管(FIN Field-effecttransistor，FINFET)是一种新型的金属氧化物半导体场效应晶体管(MOSFET)。在传统的二维平面MOSFET晶体管结构中，器件的有源区（包括源极、沟道区、漏极）呈平面片状结构，此时，栅极位于沟道区上方，源极与漏极分别位于沟道区的两侧，栅极控制源极至漏极之间的电流的导通与截止，可见，在这种二维平面结构中，栅极只能在一侧控制沟道区的开与关。而在FINFET的架构中，器件的有源区成竖起来的薄片状，即形成三维的FIN结构，此时，栅极包覆FIN的两个侧面，形成类似鱼鳍的叉状三维架构，这种设计使得栅极对沟道区的两侧控制均能够控制，可以大幅增强栅对沟道的控制能力，有效地抑止了短沟道效应，使得其具有驱动电流大、泄露电流小，器件开关比高、成本低等优点。假设MOSFET晶体管的栅长固定，则该晶体管的驱动电流大小正比于器件的有效宽度（即栅宽），对于具有Tri-gate结构的FINFET器件而言，其有效宽度为两倍的FIN高度加上FIN的宽度。注意到，FIN的高度通常为其宽度的两倍，甚至更大，因此，FINFET器件的有效栅宽约为两倍的FIN高度。在模拟电路中，常常需要具有不同驱动电流的晶体管，而常规的FINFET器件由于受到制备工艺限制，在同一晶圆上形成具有不同高度的半导体FIN难度较大。现有技术采用不同数目FIN结构单元并联以形成更大驱动电流晶体管的解决方案，但该方法形成的晶体管的驱动电流仍呈分立形态，而非连续变化形态。为了解决这些困难，本发明提出具有类水坝结构的混合三维晶体管。
发明内容
本发明旨在至少在一定程度上解决上述技术问题之一或至少提供一种有用的商业选择。为此，本发明的目的在于提出一种驱动电流能够连续变化的混合三维晶体管及其形成方法。
根据本发明实施例的混合三维晶体管，包括：衬底；形成在所述衬底之上的绝缘层；形成在所述绝缘层之上的平面半导体结构；形成在所述平面半导体结构之上的半导体FIN，其中，所述半导体FIN的高度大于所述平面半导体结构的高度，所述半导体FIN的宽度小于所述平面半导体结构的宽度，所述半导体FIN的长度小于所述平面半导体结构的长度；两个斜坡台面，所述两个斜坡台面分别位于所述半导体FIN的两侧，所述斜坡台面的底部与所述平面半导体结构相连；栅介质，所述栅介质包覆所述平面半导体结构的上表面和侧面以及所述半导体FIN的各个侧面；栅电极，所述栅电极位于所述栅介质上方并且包覆所述平面半导体结构和所述半导体FIN；以及源漏区接触，所述源漏区接触分别位于所述两个斜坡台面的上方。
在本发明的一个实施例中，所述平面半导体结构的材料与所述半导体FIN的材料不同。
在本发明的一个实施例中，所述平面半导体结构的材料为Si。
在本发明的一个实施例中，所述半导体FIN的材料为SiGe、GeSn或GeSnSi。
在本发明的一个实施例中，所述平面半导体结构的高度为1-20nm。
在本发明的一个实施例中，所述斜坡台面的坡面是通过灰度光刻得到的。
在本发明的一个实施例中，所述斜坡台面的坡角为0-90度。
本发明的混合三维晶体管与现有的FINFET器件相比，其主要优点在于：
（1）源漏极与隔离层之间多了一个薄片状的平面半导体结构，栅堆叠结构包覆半导体FIN以及该平面半导体结构，半导体FIN与栅堆叠形成一个FINFET器件，同时该平面半导体结构与覆盖在其上方的栅堆叠结构形成两个平面超薄体晶体管，注意到该两个平面超薄晶体管与该FINFET器件共同使用源极与漏极，因此，本发明本质上为一个FINFET器件与两个平面超薄体晶体管并联，从而实现了FINFET器件与平面超薄体晶体管的良好结合，增大了驱动电流。
参见图3和图4c，假设栅长为Lg，半导体FIN宽度为WFIN、高度为HFIN，它的两侧平面半导体结构宽度分别为Ws1和Ws2、高度为Hs，那么，两个平面超薄体晶体管的栅长为Lg，栅宽分别和Ws1+Hs和Ws2+Hs；FINFET器件的栅长为Lg，栅宽为WFIN+2HFIN。最终，本发明等效的晶体管栅长为Lg，栅宽为Ws1+Hs+Ws2+Hs+WFIN+2HFIN，通常器件制备时可以设计成Hs远小于Ws1+Ws2，那么Hs对栅宽的影响可以忽略。
（2）由于常规的FINFET器件的有效栅宽是WFIN+2HFIN，即使形成多FIN结构（multi-gateFINFET），其有效的栅宽仍然是不连续的，本发明通过额外形成的两个平面超薄晶体管，通过改变它们的有效宽度Ws1或/和Ws2解决了常规FINFET器件的有效宽度不能连续变化的难题，也就是说本发明解决了常规FINFET器件的驱动电流不能连续变化的难题。
（3）通过在半导体FIN两侧形成具有一定坡度的台面结构，有效地增大了金属接触的面积，显著地减小了器件的源漏区串联电阻。
根据本发明实施例的混合三维晶体管的形成方法，包括以下步骤：提供衬底；在所述衬底之上形成绝缘层；在所述绝缘层之上形成平面半导体结构；在所述平面半导体结构之上形成半导体有源层，所述有源层的高度大于所述平面半导体结构的高度，所述有源层的宽度小于所述平面半导体结构的宽度，所述有源层的长度小于所述平面半导体结构的长度；对所述半导体有源层进行光刻和刻蚀，同时形成半导体FIN和两个斜坡平台，其中，所述半导体FIN位于所述平面半导体结构之上，所述半导体FIN的宽度小于所述平面半导体结构的宽度，且所述半导体FIN的长度小于所述平面半导体结构的长度，所述两个斜坡平台位于所述平面半导体结构之上、并且位于所述半导体FIN两侧；在所述平面半导体结构以及所述半导体FIN上依次形成栅介质以及栅电极，其中，所述栅介质包覆所述平面半导体结构的上表面和侧面以及所述半导体FIN的各个侧面；所述栅电极位于所述栅介质上方并且包覆所述平面半导体结构和所述半导体FIN；以及在所述两个斜坡平台之上分别形成源漏区接触。
在本发明的一个实施例中，所述平面半导体结构的材料与所述半导体有源层的材料不同。
在本发明的一个实施例中，所述平面半导体结构的材料为Si。
在本发明的一个实施例中，所述半导体有源层的材料为SiGe、GeSn或GeSnSi。
在本发明的一个实施例中，所述平面半导体结构的高度为1-20nm。
在本发明的一个实施例中，通过灰度光刻以形成所述斜坡台面的坡面。
在本发明的一个实施例中，所述斜坡台面的坡角为0-90度。
本发明的混合三维晶体管的形成方法具有与现有工艺兼容，易于操作的优点。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1是现有的FINFET的结构示意图；
图2是本发明实施例的混合三维晶体管的结构示意图；
图3是图2的俯视图；
图4a-图4c是图3的沿着J-J、H-H和I-I三处进行截面的剖面视图；
图5-图8是本发明实施例的混合三维晶体管的形成过程示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
图1是现有的FINFET的结构示意图。如图1所示，现有的FINFET器件包括：衬底1，隔离层2，半导体FIN结构3，源区4、漏区5、栅介质6和栅极7。
图2是本发明实施例的混合三维晶体管的结构示意图。如图2所示，该混合三维晶体管包括：衬底100；形成在衬底100之上的绝缘层200；形成在绝缘层200之上的平面半导体结构300，通常该平面半导体结构300为矩形薄片状；形成在平面半导体结构300之上的半导体FIN400，其中，半导体FIN400的高度大于平面半导体结构300的高度，半导体FIN400的宽度小于平面半导体结构300的宽度，半导体FIN400的长度小于平面半导体结构300的长度；形成在平面半导体结构300之上的、并且位于半导体FIN400两侧的斜坡平台，即一侧为源极平台500，另一侧为漏极平台600，其中，源极平台500和漏极平台600相对的侧壁为坡面侧壁，这两个斜坡台面的底部与平面半导体结构300相连；栅介质700，其中，栅介质700包覆平面半导体结构300的上表面和侧面以及半导体FIN400的各个侧面；和栅电极800，其中，栅电极800位于栅介质700上方并且包覆平面半导体结构300和半导体FIN400；以及源漏区接触（形成在源极平台500之上的源区接触510和形成在漏极平台600之上的漏极接触610，图中未示出），所述源漏区接触分别位于所述两个斜坡台面的上方，源漏接触优选为欧姆接触，亦可以为肖特基接触。由于源漏接触位于源漏极的坡面之上，增大了金属接触的面积，显著地减低了源漏区的电阻。
将图1与图2中对比可以看出，本发明的混合三维晶体管相比现有FINFET主要是多增加了平面半导体结构。此外，图3是图2的俯视图；图4a-图4c是图3的沿着J-J、H-H和I-I三处进行截面的剖面视图，这些图可以帮助本领域技术人员更好地理解本发明的混合三维晶体管的结构。
在本发明的一个实施例中，平面半导体结构300的材料与半导体FIN400的材料不同。平面半导体结构300的材料可为Si，半导体FIN400的材料可为SiGe、GeSn或GeSnSi。采用多层复合结构可以进一步各自调节、优化沟道的载流子迁移率。进一步而言，平面半导体结构300的材料为Si，半导体FIN400可以为SiGe/Si，可以使得源、漏金属接触是由金属与Si形成的，而不是金属与SiGe直接接触，由于Si的能带宽度比SiGe的大，这样多层复合结构设计的结果是显著的减小了器件的关态漏电。
此外，源极平台500和漏极平台600的材料与半导体FIN400相同，其掺杂浓度可以与半导体FIN400的掺杂浓度一致或更高，这样可以形成一个无结型具有FIN结构的晶体管，也可以为掺杂成与半导体FIN400的类型相反的类型，可以形成常规的具有PN结的FINFET晶体管。同样，平面半导体结构的掺杂与源极平台500和漏极平台600的掺杂类型及掺杂浓度，可以设计成相反的，亦可以相同，即可以形成平面超薄体无结型晶体管或具有PN结的MOSFET晶体管。需要说明的是，源极平台500和漏极平台600的位置可以互换。在本发明的一个实施例中，平面半导体结构300的高度为1-20nm。平面半导体结构300的高度较小，有利于形成平面超薄体晶体管。
在本发明的一个实施例中，源极平台500和漏极平台600的坡面侧壁是通过灰度光刻得到的。在普通的光刻刻蚀工艺中，只能得到垂直侧壁结构，但采用灰度光刻可以实现坡面侧壁的加工。具体地，涂覆光刻胶后对不同区域进行不同强度光照，需要深刻蚀的区域给予强光照，需要浅刻蚀的区域给予弱光照，最后可以得到坡面侧壁。
在本发明的一个实施例中，源极平台500和漏极平台600的坡面侧壁的坡角为0-90度。具体地，本发明的源漏区并非垂直侧壁的立柱状结构，而是具有斜坡侧壁的台状结构。需要说明的是，源极平台500和漏极平台600的坡面侧壁的坡角可以相等也可以不相等，取值范围为0-90度。当坡角较小时（即坡比较缓时），源/漏平台的底面积较大，平面半导体结构300露出的面积较小，形成的平面超薄体晶体管的源漏串联电阻较小。当坡角较大时（即坡比较陡时），源/漏平台的底面积较小，平面半导体结构300露出的面积较大，形成的平面超薄体晶体管的源漏串联电阻较大。
本发明实施例的混合三维晶体管与现有的FINFET器件相比，其主要优点在于：
（1）源漏极与隔离层之间多了一个薄片状的平面半导体结构，栅堆叠结构包覆半导体FIN以及该平面半导体结构，半导体FIN与栅堆叠形成一个FINFET器件，同时该平面半导体结构与覆盖在其上方的栅堆叠结构形成两个平面超薄体晶体管，注意到该两个平面超薄晶体管与该FINFET器件共同使用源极与漏极，因此，本发明本质上为一个FINFET器件与两个平面超薄体晶体管并联，从而实现了FINFET器件与平面超薄体晶体管的良好结合，增大了驱动电流。
参见图3和图4c，假设栅长为Lg，半导体FIN宽度为WFIN、高度为HFIN，它的两侧平面半导体结构宽度分别为Ws1和Ws2、高度为Hs，那么，两个平面超薄体晶体管的栅长为Lg，栅宽分别和Ws1+Hs和Ws2+Hs；FINFET器件的栅长为Lg，栅宽为WFIN+2HFIN。最终，本发明等效的晶体管栅长为Lg，栅宽为Ws1+Hs+Ws2+Hs+WFIN+2HFIN，通常器件制备时可以设计成Hs远小于Ws1+Ws2，那么Hs对栅宽的影响可以忽略。
（2）由于常规的FINFET器件的有效栅宽是WFIN+2HFIN，即使形成多FIN结构（multi-gateFINFET），其有效的栅宽仍然是不连续的，本发明通过额外形成的两个平面超薄晶体管，通过改变它们的有效宽度Ws1或/和Ws2解决了常规FINFET器件的有效宽度不能连续变化的难题，也就是说本发明解决了常规FINFET器件的驱动电流不能连续变化的难题。
（3）通过在半导体FIN两侧形成具有一定坡度的台面结构，有效地增大了金属接触的面积，显著地减小了器件的源漏区串联电阻。
下面结合图5-图8来介绍本发明实施例的混合三维晶体管的形成方法。
步骤1：提供衬底100。
具体地，该衬底100可为硅衬底。
步骤2：在衬底100之上形成绝缘层200。
具体地，可以通过热氧化方式在硅衬底上形成二氧化硅作为绝缘层200。
步骤3：如图5所示，在绝缘层200之上形成平面半导体结构300，该平面半导体结构300为薄片状。
在本发明的一个实施例中，平面半导体结构300的材料为Si，高度为1-20nm。平面半导体结构300的高度较小，有利于形成平面超薄体晶体管。
步骤4：如图6所示，在平面半导体结构300之上形成半导体有源层310，其形成方法可以是外延，或者采用键合等技术，优选是外延方法。
在本发明的一个实施例中，半导体有源层310的材料与平面半导体结构300的材料不同，以保证最终形成的平面半导体结构300的材料与半导体FIN400的材料不同。半导体有源层310的材料为Si、SiGe、GeSn或GeSnSi。平面半导体结构300和半导体有源层310呈孤立的岛状结构。有源层310的高度大于平面半导体结构300的高度，有源层310的宽度小于平面半导体结构300的宽度，有源层310的长度小于平面半导体结构300的长度。
步骤5：如图7所示，对半导体有源层310进行光刻和刻蚀，同时形成半导体FIN400和两个斜坡平台，即源极平台500和漏极平台600。
具体地，半导体FIN400位于平面半导体结构300之上，半导体FIN400的宽度小于平面半导体结构300的宽度，且半导体FIN400的长度小于平面半导体结构300的长度。源极平台500位于平面半导体结构300之上、并且位于半导体FIN400一侧。漏极平台600位于平面半导体结构300之上、并且半导体FIN400另一侧。其中，源极平台500和漏极平台600相对的侧壁为坡面侧壁。需要说明的是，源极平台500和漏极平台600的位置可以互换。
步骤6：如图8所示，在半导体FIN之上形成栅介质700和栅电极800。其中，栅介质700包覆平面半导体结构300的上表面和侧面以及半导体FIN400的各个侧面；栅电极800位于栅介质700上方并且包覆平面半导体结构300和半导体FIN400。另外，通常栅电极800与半导体FIN400以及平面半导体结构300呈正交交叉。
在本发明的一个优选实施例中，还包括步骤：在两个斜坡平台之上分别形成源漏区接触，即：在源极平台500的坡面之上形成源区接触510；以及，在漏极平台600的坡面之上形成漏极接触610。
在本发明的一个实施例中，通过灰度光刻和刻蚀以形成源极平台500和漏极平台600的坡面侧壁。在普通的光刻刻蚀工艺中，只能得到垂直侧壁结构，但采用灰度光刻可以实现坡面侧壁的加工。具体地，涂覆光刻胶后对不同区域进行不同强度光照，需要深刻蚀的区域给予强光照，需要浅刻蚀的区域给予弱光照，最后可以得到坡面侧壁。
在本发明的一个实施例中，源极平台500和漏极平台600的坡面侧壁的坡角为0-90度。具体地，本发明的源漏区并非垂直侧壁的立柱状结构，而是具有斜坡侧壁的台状结构。需要说明的是，源极平台500和漏极平台600的坡面侧壁的坡角可以相等也可以不相等，取值范围为0-90度。当坡角较小时（即坡比较缓时），源/漏平台的底面积较大，平面半导体结构300露出的面积较小，形成的平面超薄体晶体管的源漏串联电阻较小。当坡角较大时（即坡比较陡时），源/漏平台的底面积较小，平面半导体结构300露出的面积较大，形成的平面超薄体晶体管的源漏串联电阻较大。
综上，本发明的混合三维晶体管的形成方法具有与现有工艺兼容，易于操作的优点。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (14)
1.一种混合三维晶体管，其特征在于，包括：
衬底；
形成在所述衬底之上的绝缘层；
形成在所述绝缘层之上的平面半导体结构；
形成在所述平面半导体结构之上的半导体FIN，其中，所述半导体FIN的高度大于所述平面半导体结构的高度，所述半导体FIN的宽度小于所述平面半导体结构的宽度，所述半导体FIN的长度小于所述平面半导体结构的长度；
两个斜坡台面，所述两个斜坡台面分别位于所述半导体FIN的两侧，所述斜坡台面的底部与所述平面半导体结构相连；
栅介质，所述栅介质包覆所述平面半导体结构的上表面和侧面以及所述半导体FIN的各个侧面；
栅电极，所述栅电极位于所述栅介质上方并且包覆所述平面半导体结构和所述半导体FIN；以及
源漏区接触，所述源漏区接触分别位于所述两个斜坡台面的上方。
2.如权利要求1所述的混合三维晶体管，其特征在于，所述平面半导体结构的材料与所述半导体FIN的材料不同。
3.如权利要求2所述的混合三维晶体管，其特征在于，所述平面半导体结构的材料为Si。
4.如权利要求2所述的混合三维晶体管，其特征在于，所述半导体FIN的材料为SiGe、GeSn或GeSnSi。
5.如权利要求1-4所述的混合三维晶体管，其特征在于，所述平面半导体结构的高度为1-20nm。
6.如权利要求1-5所述的混合三维晶体管，其特征在于，所述斜坡台面的坡面是通过灰度光刻得到的。
7.如权利要求6所述的混合三维晶体管，其特征在于，所述斜坡台面的坡角为0-90度。
8.一种混合三维晶体管的形成方法，其特征在于，包括以下步骤：
提供衬底；
在所述衬底之上形成绝缘层；
在所述绝缘层之上形成平面半导体结构；
在所述平面半导体结构之上形成半导体有源层，所述有源层的高度大于所述平面半导体结构的高度，所述有源层的宽度小于所述平面半导体结构的宽度，所述有源层的长度小于所述平面半导体结构的长度；
对所述半导体有源层进行光刻和刻蚀，同时形成半导体FIN和两个斜坡平台，其中，所述半导体FIN位于所述平面半导体结构之上，所述半导体FIN的宽度小于所述平面半导体结构的宽度，且所述半导体FIN的长度小于所述平面半导体结构的长度，所述两个斜坡平台位于所述平面半导体结构之上、并且位于所述半导体FIN两侧；
在所述平面半导体结构以及所述半导体FIN上依次形成栅介质以及栅电极，其中，所述栅介质包覆所述平面半导体结构的上表面和侧面以及所述半导体FIN的各个侧面；所述栅电极位于所述栅介质上方并且包覆所述平面半导体结构和所述半导体FIN；以及
在所述两个斜坡平台之上分别形成源漏区接触。
9.如权利要求8所述的混合三维晶体管的形成方法，其特征在于，所述平面半导体结构的材料与所述半导体有源层的材料不同。
10.如权利要求9所述的混合三维晶体管的形成方法，其特征在于，所述平面半导体结构的材料为Si。
11.如权利要求9所述的混合三维晶体管的形成方法，其特征在于，所述半导体有源层的材料为SiGe、GeSn或GeSnSi。
12.如权利要求8-11所述的混合三维晶体管的形成方法，其特征在于，所述平面半导体结构的高度为1-20nm。
13.如权利要求8-12所述的混合三维晶体管的形成方法，其特征在于，通过灰度光刻以形成所述斜坡台面的坡面。
14.如权利要求13所述的混合三维晶体管的形成方法，其特征在于，所述斜坡台面的坡角为0-90度。
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