CN103295642B - 移位寄存器和平板显示装置 - Google Patents

Abstract

本发明技术方案提供一种移位寄存器和平板显示装置，移位寄存器的第一晶体管的控制端接收第一时钟信号，第一端接收上一级移位寄存器的输出信号或起始信号，第二端连接电容的第一端和第二晶体管的控制端；第二晶体管的第一端接收第二时钟信号，第二端连接电容的第二端、第三晶体管的第一端、第四晶体管的第一端和第五晶体管的控制端，第二晶体管的第二端输出本级移位寄存器的输出信号；第三晶体管的控制端接收第一时钟信号，第二端连接第四晶体管的第二端和第五晶体管的第二端，第三晶体管的第二端接收低电平信号；第四晶体管的控制端连接第五晶体管的第一端和单元的负极端；晶体管单元的正极端接收第二时钟信号。

Description

移位寄存器和平板显示装置

技术领域

本发明涉及液晶显示领域，特别涉及一种移位寄存器和平板显示装置。

背景技术

在液晶显示器（LCD）中，或者在结构与之相似的其他平板显示器比如电子书、有机发光二极管柔性显示器中，栅驱动电路和数据驱动电路都是后期在组装的时候贴附到显示面板上的，而驱动电路的造价高，组装贴附工艺也要花费大量的工序、人力和时间。

为了降低成本，非晶硅栅驱动（AmorphousSiliconGate，ASG）技术被提出。ASG技术是在平板显示器制造过程中同步的将栅极驱动电路集成在显示面板的非显示区域，例如液晶显示面板的边框区域。由于采用ASG技术可以省去原来的栅极驱动电路，提高集成度，减少外部元件，降低制造成本，因此ASG技术被越来越多地应用。

在每一行像素单元旁，单独产生栅极驱动信号的电路结构称为ASG单元。ASG单元通常具有一个移位寄存器的结构，整体的ASG驱动电路是ASG单元在所有行的重复，或者是奇偶行ASG单元的隔行重复。栅极驱动信号与像素阵列中的像素单元的开关元件（例如薄膜晶体管TFT）连接，控制所述开关元件的导通和断开。

如图1所示，ASG驱动电路由一系列的ASG单元（移位寄存器）121组成。ASG单元121包括输入节点IN、输出节点OUT、电压源节点V1和时钟信号节点C1和C2。输入节点IN输入起始信号或上一级输出信号STV，输出节点OUT输出本级输出信号GoutN，电压源节点V1输入低电平信号VGL，时钟信号节点C1和C2输入相位互补的时钟信号CLK和CLKB。

如图2和图3所示，低电平信号VGL始终为低电平，ASG单元的工作过程大致如下：

上一级输出信号STV为高电平、时钟信号CLKB为低电平、时钟信号CLK为高电平时：高电平的时钟信号CLK使MOS晶体管T1和MOS晶体管T3导通；MOS晶体管T1导通后，P点电压变为与上一级输出信号STV相同的高电平；P点的高电平使MOS晶体管T2导通；低电平的低电平信号VGL和时钟信号CLKB通过导通的MOS晶体管T2和MOS晶体管T3使输出信号GoutN为低电平。

上一级输出信号STV由高电平变为低电平、时钟信号CLKB变为高电平、时钟信号CLK变为低电平时：低电平的时钟信号CLK使MOS晶体管T1和MOS晶体管T3截止；P点的高电平维持MOS晶体管T2导通，高电平的时钟信号CLKB使输出信号GoutN由低电平变为高电平，并且通过电容Ct增大了P点高电平的电压值。

MOS晶体管T3通常为ASG单元的下拉管，由上述工作过程可以看出，时钟信号CLK为低电平时下拉管为截止状态。时钟信号CLK为低电平的时间大概占整个周期的50%，也就是说，下拉管在整个周期的50%的时间都为截止状态，截止的下拉管导致输出节点OUT处于浮空状态。

浮空状态的输出节点OUT受外界信号串扰严重，输出信号不稳定，在一定的级数之后输出波形变形严重。

发明内容

本发明技术方案解决的是现有移位寄存器的输出节点受外界信号串扰严重，输出信号不稳定。

本发明技术方案提供一种移位寄存器，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、晶体管单元和电容；

所述第一晶体管的控制端接收第一时钟信号，第一端接收上一级移位寄存器的输出信号或起始信号，第二端连接所述电容的第一端和第二晶体管的控制端；

所述第二晶体管的第一端接收第二时钟信号，第二端连接所述电容的第二端、第三晶体管的第一端、第四晶体管的第一端和第五晶体管的控制端，所述第二晶体管的第二端输出本级移位寄存器的输出信号；

所述第三晶体管的控制端接收所述第一时钟信号，第二端连接所述第四晶体管的第二端和所述第五晶体管的第二端，所述第三晶体管的第二端接收低电平信号；

所述第四晶体管的控制端连接所述第五晶体管的第一端和所述单元的负极端；

所述晶体管单元的正极端接收所述第二时钟信号；

所述晶体管单元的导通电阻大于所述第五晶体管的导通电阻。

可选的，所述第一时钟信号为所述第二时钟信号的互补信号，所述低电平信号小于或等于所述第一时钟信号的低电平的电压值。

可选的，所述移位寄存器还包括：第七晶体管，所述第七晶体管的控制端接收下一级移位寄存器的输出信号，第一端连接所述电容的第一端，第二端接收所述低电平信号。

可选的，所述移位寄存器还包括：第八晶体管，所述第八晶体管的控制端接收所述第一时钟信号，第一端连接所述第四晶体管的控制端，第二端接收所述低电平信号。

可选的，所述晶体管单元包括第六晶体管，所述第六晶体管的控制端连接所述第六晶体管的第一端作为所述晶体管单元的正极端，所述第六晶体管的第二端作为所述晶体管单元的负极端，所述第六晶体管的导通电阻大于所述第五晶体管的导通电阻。

可选的，所述晶体管单元包括二极管，所述二极管正极作为所述晶体管单元的正极端，所述二极管负极作为所述晶体管单元的负极端，所述二极管的导通电阻大于所述第五晶体管的导通电阻。

可选的，所述晶体管为MOS晶体管，所述晶体管的控制端为所述MOS晶体管的栅极；

所述晶体管的第一端为所述MOS晶体管的源极、第二端为所述MOS晶体管的漏极，或者所述晶体管的第一端为所述MOS晶体管的漏极、第二端为所述MOS晶体管的源极。

可选的，所述第五晶体管的宽长比大于所述第六晶体管的宽长比。

可选的，所述第五晶体管的宽长比大于所述第六晶体管的宽长比的五倍。

本发明技术方案还提供一种平板显示装置，包括：像素单元和上述移位寄存器，所述移位寄存器适于产生所述像素单元所需的栅极信号。

与现有技术相比，本发明技术方案可以在移位寄存器的输出信号产生一个脉冲后持续维持输出信号的低电平，防止移位寄存器输出节点出现浮空状态，避免输出信号受外界信号串扰，输出信号稳定。

附图说明

图1为现有移位寄存器的结构示意图；

图2为一种现有移位寄存器单元的结构示意图；

图3为图2所示移位寄存器单元的输入输出信号波形示意图；

图4为本发明移位寄存器的实施一结构示意图；

图5为图4所示移位寄存器的输入输出信号波形示意图；

图6为本发明移位寄存器的实施二结构示意图；

图7为本发明移位寄存器的实施三结构示意图；

图8为图7所示移位寄存器单元的输入输出信号波形示意图。

具体实施方式

下面结合附图对本发明的具体实施方式做详细的说明。在下列段落中参照附图以举例方式更具体地描述本发明。根据下列说明，本发明的优点和特征将更清楚。

如图4所示，本发明实施例一提供一种移位寄存器，包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、晶体管单元11和电容C1。

所述第一晶体管M1的控制端接收第一时钟信号CLK，第一端接收上一级移位寄存器的输出信号或起始信号STV，第二端连接所述电容C1的第一端和第二晶体管M2的控制端；

所述第二晶体管M2的第一端接收第二时钟信号CLKB，第二端连接所述电容C1的第二端、第三晶体管M3的第一端、第四晶体管M4的第一端和第五晶体管M5的控制端，所述第二晶体管M2的第二端输出本级移位寄存器的输出信号GoutN；

所述第三晶体管M3的控制端接收所述第一时钟信号CLK，第二端连接所述第四晶体管M4的第二端和所述第五晶体管M5的第二端，所述第三晶体管M3的第二端接收低电平信号VGL；

所述第四晶体管M4的控制端连接所述第五晶体管M5的第一端和所述晶体管单元11的负极端；

所述晶体管单元11的正极端接收所述第二时钟信号CLKB；

所述晶体管单元11的导通电阻大于所述第五晶体管M5的导通电阻。

所述电容C1可以存储电荷并起到第二晶体管M2的开关作用。

所述晶体管单元11可以包括第六晶体管M6，所述第六晶体管M6的控制端连接所述第六晶体管M6的第一端作为所述晶体管单元11的正极端，所述第六晶体管M6的第二端作为所述晶体管单元11的负极端，所述第六晶体管M6的导通电阻大于所述第五晶体管M5的导通电阻。

所述第六晶体管M6的导通电阻可以大于所述第五晶体管M5的导通电阻。具体的，所述第五晶体管M5和第六晶体管M6为MOS晶体管，所述第五晶体管M5的宽长比大于所述第六晶体管M6的宽长比。可选的，所述第五晶体管M5的宽长比大于所述第六晶体管M6的宽长比的五倍。

所述晶体管单元11也可以包括二极管，所述二极管正极作为所述晶体管单元的正极端，所述二极管负极作为所述晶体管单元的负极端，所述二极管的导通电阻大于所述第五晶体管的导通电阻。

结合图4和图5，本实施例一的第一时钟信号CLK为所述第二时钟信号CLKB的互补信号，低电平信号VGL小于或等于所述第一时钟信号CLK的低电平的电压值。移位寄存器工作过程大致如下：

上一级移位寄存器的输出信号或起始信号STV为高电平、第一时钟信号CLK为高电平、第二时钟信号CLKB为低电平时：

高电平的第一时钟信号CLK使第一晶体管M1和第三晶体管M3导通，低电平的时钟信号CLKB使第六晶体管M6截止；第一晶体管M1导通后，P点电压变为与上一级移位寄存器的输出信号或起始信号STV相同的高电平；P点的高电平使第二晶体管M2导通；低电平的低电平信号VGL和第二时钟信号CLKB通过导通的第三晶体管M3和第二晶体管M2使输出信号GoutN变为低电平；低电平的输出信号GoutN使第五晶体管M5截止；第五晶体管M5和第六晶体管M6的截止导致Q点呈现浮空状态，浮空状态的Q点电压值介于高电平和低电平之间，无法使第四晶体管M4导通，第四晶体管M4截止。

上一级移位寄存器的输出信号或起始信号STV由高电平变为低电平、第一时钟信号CLK为低电平、第二时钟信号CLKB为高电平时：

低电平的第一时钟信号CLK使第一晶体管M1和第三晶体管M3截止，高电平的时钟信号CLKB使第六晶体管M6导通；P点的高电平维持第二晶体管M2导通；高电平的第二时钟信号CLKB使输出信号GoutN由低电平变为高电平，并且通过电容C1增大了P点高电平的电压值；高电平的输出信号GoutN使第五晶体管M5导通，由于第六晶体管M6的导通电阻大于第五晶体管M5的导通电阻，所以Q点电压保持浮空状态，第四晶体管M4截止。

上一级移位寄存器的输出信号或起始信号STV保持低电平、第一时钟信号CLK为高电平、第二时钟信号CLKB为低电平时：

高电平的第一时钟信号CLK使第一晶体管M1和第三晶体管M3导通，低电平的时钟信号CLKB使第六晶体管M6截止；第一晶体管M1导通后，P点电压变为与上一级移位寄存器的输出信号或起始信号STV相同的低电平；P点的低电平使第二晶体管M2截止；低电平的低电平信号VGL通过导通的第三晶体管M3使输出信号GoutN为低电平；低电平的输出信号GoutN使第五晶体管M5截止；第五晶体管M5和第六晶体管M6的截止导致Q点电压依然为浮空状态，第四晶体管M4截止；

上一级移位寄存器的输出信号或起始信号STV保持低电平、第一时钟信号CLK为低电平、第二时钟信号CLKB为高电平时：

低电平的第一时钟信号CLK使第一晶体管M1和第三晶体管M3截止，高电平的时钟信号CLKB使第六晶体管M6导通；P点的低电平维持第二晶体管M2截止，输出信号GoutN仍为低电平；低电平的输出信号GoutN使第五晶体管M5保持截止；导通的第六晶体管M6使Q点电压变为与第二时钟信号CLKB相同的高电平；高电平的Q点电压使第四晶体管M4导通；低电平信号VGL通过导通的第四晶体管M4维持输出信号GoutN为低电平。

此后，第六晶体管M6随着第二时钟信号CLKB周期性导通和截止，Q点在高电平和浮空状态之间周期性变化。

由上述工作过程可以看出，输出信号GoutN产生一个脉冲后一直保持低电平，第一时钟信号CLK为高电平时，低电平信号VGL通过导通的第三晶体管M3维持输出信号GoutN的低电平，第二时钟信号CLKB为高电平时，低电平信号VGL通过导通的第四晶体管M4维持输出信号GoutN的低电平。因此，应用本实施例一的技术方案可以防止移位寄存器输出节点出现浮空状态，避免输出信号受外界信号串扰，输出信号稳定。

如图6所示，本发明实施例二与实施例一的区别在于还包括第七晶体管M7，所述第七晶体管M7的控制端接收下一级移位寄存器的输出信号GoutN+1，第一端连接所述电容C1的第一端，第二端接收所述低电平信号VGL。

继续参考图5，下一级移位寄存器的输出信号GoutN+1为高电平时第七晶体管M7导通，低电平信号VGL使得P点的低电平更稳定，较小了上一级移位寄存器的输出信号或起始信号STV上的毛刺影响。

如图7所示，本发明实施例三与实施例一的区别在于还包括第八晶体管M8，所述第八晶体管M8的控制端接收所述第一时钟信号CLK，第一端连接所述第四晶体管M4的控制端，第二端接收所述低电平信号VGL。

如图8所示，第二时钟信号CLKB为高电平时第六晶体管M6导通，高电平的第二时钟信号CLKB通过导通的第六晶体管M6使Q点电压变为高电平；第一时钟信号CLK为高电平时第八晶体管M8导通，低电平信号VGL通过导通的第八晶体管M8使Q点电压变为低电平。这样可以避免Q点出现浮空状态，确保了第四晶体管M4的周期性导通和截止，进一步稳定了输出信号GoutN。

上述实施例的晶体管可以为MOS晶体管，所述晶体管的控制端为所述MOS晶体管的栅极；所述晶体管的第一端为所述MOS晶体管的源极、第二端为所述MOS晶体管的漏极，或者所述晶体管的第一端为所述MOS晶体管的漏极、第二端为所述MOS晶体管的源极。

本发明实施例还提供一种平板显示装置，包括：像素单元和上述实施例所述的移位寄存器，上述实施例所述的移位寄存器适于产生所述像素单元所需的栅极信号。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定范围。

Claims (10)

1.一种移位寄存器，其特征在于，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、晶体管单元和电容；

所述第一晶体管的控制端接收第一时钟信号，第一端接收上一级移位寄存器的输出信号或起始信号，第二端连接所述电容的第一端和第二晶体管的控制端；

所述第二晶体管的第一端接收第二时钟信号，第二端连接所述电容的第二端、第三晶体管的第一端、第四晶体管的第一端和第五晶体管的控制端，所述第二晶体管的第二端输出本级移位寄存器的输出信号；

所述第三晶体管的控制端接收所述第一时钟信号，第二端连接所述第四晶体管的第二端和所述第五晶体管的第二端，所述第三晶体管的第二端接收低电平信号；

所述第四晶体管的控制端连接所述第五晶体管的第一端和所述晶体管单元的负极端；

所述晶体管单元的正极端接收所述第二时钟信号；

所述晶体管单元的导通电阻大于所述第五晶体管的导通电阻。

2.如权利要求1所述的移位寄存器，其特征在于，所述第一时钟信号为所述第二时钟信号的互补信号，所述低电平信号小于或等于所述第一时钟信号的低电平的电压值。

3.如权利要求1所述的移位寄存器，其特征在于，还包括：第七晶体管，所述第七晶体管的控制端接收下一级移位寄存器的输出信号，第一端连接所述电容的第一端，第二端接收所述低电平信号。

4.如权利要求1所述的移位寄存器，其特征在于，还包括：第八晶体管，所述第八晶体管的控制端接收所述第一时钟信号，第一端连接所述第四晶体管的控制端，第二端接收所述低电平信号。

5.如权利要求1所述的移位寄存器，其特征在于，所述晶体管单元包括第六晶体管，所述第六晶体管的控制端连接所述第六晶体管的第一端作为所述晶体管单元的正极端，所述第六晶体管的第二端作为所述晶体管单元的负极端，所述第六晶体管的导通电阻大于所述第五晶体管的导通电阻。

6.如权利要求1所述的移位寄存器，其特征在于，所述晶体管单元包括二极管，所述二极管正极作为所述晶体管单元的正极端，所述二极管负极作为所述晶体管单元的负极端，所述二极管的导通电阻大于所述第五晶体管的导通电阻。

7.如权利要求1-6任一权利要求所述的移位寄存器，其特征在于，所述晶体管为MOS晶体管，所述晶体管的控制端为所述MOS晶体管的栅极；

所述晶体管的第一端为所述MOS晶体管的源极、第二端为所述MOS晶体管的漏极，或者所述晶体管的第一端为所述MOS晶体管的漏极、第二端为所述MOS晶体管的源极。

8.如权利要求7所述的移位寄存器，其特征在于，所述第五晶体管的宽长比大于所述第六晶体管的宽长比。

9.如权利要求8所述的移位寄存器，其特征在于，所述第五晶体管的宽长比大于所述第六晶体管的宽长比的五倍。

10.一种平板显示装置，其特征在于，包括：像素单元和权利要求1-9任一项所述的移位寄存器，权利要求1-9任一项所述的移位寄存器适于产生所述像素单元所需的栅极信号。