CN103258861A - 沟槽肖特基势垒二极管及其制造方法 - Google Patents
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Abstract
本发明提出一种沟槽肖特基势垒二极管(Schottky barrier diode，SBD)及其制造方法，沟槽SBD形成于第一导电型基板中。沟槽SBD包含：第二导电型外延层，形成于基板上；多个平台，由外延层上表面向下蚀刻多个沟槽所定义；场极板，形成于外延层上，并填充于多个沟槽中，且场极板与该多个平台的顶部间，形成肖特基接触；终止区，形成于多个平台的边缘外侧，与场极板电连接；场绝缘层，形成于外延层上表面上，位于终止区外侧；以及至少一缓和极板，形成于终止区外侧的外延层上表面下，并穿越过场绝缘层与场极板电连接，且缓和极板与终止区之间，由介电层与部分外延层隔开。
Description
技术领域
本发明涉及一沟槽肖特基势垒二极管(Schottky barrier diode，SBD)及其制造方法及其制造方法，特别是指一种增强崩溃防护电压的沟槽SBD及其制造方法。
背景技术
肖特基势垒二极管(SBD)以电子为单一载子，利用金属与半导体的肖特基接触(Schottky contact)所产生的肖特基势垒(Schottky barrier)，使得顺向电流较大，且回复时间较短。然而由于使得SBD操作于逆向偏压时，会产生很大的漏电流，因此有沟槽SBD的发明。沟槽SBD利用沟槽中填入导电材料，并以介电材料将导电材料与半导体基体隔开，逆向偏压时产生空乏区，以夹止反向漏电流，进而改善传统SBD操作于逆向偏压时，漏电流太高的问题。然而，应用于高电压操作时，沟槽SBD中，较低的崩溃防护电压(breakdown voltage)仍然限制了沟槽SBD应用的范围。
有鉴于此，本发明即针对上述现有技术的不足，提出一种沟槽肖特基势垒二极管及其制造方法，提高肖特基势垒二极管操作的崩溃防护电压，增加肖特基势垒二极管的应用范围。
发明内容
本发明目的在于克服现有技术的不足与缺陷，提出一种沟槽肖特基势垒二极管及其制造方法。
为达上述目的，就其中一个观点言，本发明提供了一种沟槽肖特基势垒二极管形成于一第一导电型基板中，包含：一第二导电型外延层，形成于该基板上；多个平台(mesas)，由该外延层一上表面向下蚀刻多个沟槽所定义，且该多个平台共同连接于该外延层；一场极板(fieldplate)，形成于该外延层上，并填充于该多个沟槽中，其中，该场极板与该多个平台的侧壁与底部间，由一介电层隔开，而该场极板与该多个平台的顶部间，形成肖特基接触；一终止区(termination region)，形成于该多个平台的一边缘外侧的该外延层上表面下，与该场极板电连接，且该终止区与该边缘及该外延层间，由该介电层隔开；一场绝缘层，形成于该外延层上表面上，位于该终止区外侧；以及至少一缓和极板，形成于该终止区外侧的该外延层上表面下，并穿越过该场绝缘层与该场极板电连接，且该缓和极板与该终止区之间，由该介电层与部分该外延层隔开。
在其中一种较佳实施型态中，该第一导电型为P型，且第二导电型为N型。
上述较佳实施型态中，该场极板宜包括：一具有P型杂质掺杂的多晶硅层，填充于该多个沟槽中的该外延层上表面下；一肖特基势垒金属层，形成于该外延层上表面上，与该多晶硅层电连接，并与该多个平台的顶部形成肖特基接触；以及一金属层，形成于该肖特基势垒金属层上，并与该肖特基势垒金属层电连接。
在另一种较佳实施型态中，该场极板包括：一肖特基势垒金属层，填充于该多个沟槽中与该多个平台顶部上，并与该多个平台顶部形成肖特基接触；以及一金属层，形成于该肖特基势垒金属层上，并与该肖特基势垒金属层电连接。
就另一观点，本发明也提供了一种沟槽肖特基势垒二极管制造方法，包含：提供一第一导电型基板；形成一第二导电型外延层于该基板上；由该外延层一上表面向下蚀刻，形成多个沟槽，以定义多个平台，其中该多个平台共同连接于该外延层；以导电材料填充于该多个沟槽中以及该外延层上，以形成一场极板，其中，该场极板与该多个平台的侧壁与底部间，由一介电层隔开，而该场极板与该多个平台的顶部间，形成肖特基接触；形成一终止区于该多个平台的一边缘外侧的该外延层上表面下，与该场极板电连接，且该终止区与该边缘及该外延层间，由该介电层隔开；于该终止区外侧形成一场绝缘层于该外延层上表面上；以及于该终止区外侧的该外延层上表面下形成至少一缓和极板，与该场极板电连接，且该缓和极板与该终止区之间，由该介电层与部分该外延层隔开。
在其中一种较佳实施型态中，该第一导电型为P型，且第二导电型为N型。
上述较佳实施型态中，形成该场极板的步骤宜包括：填充一具有P型杂质掺杂的多晶硅层于该多个沟槽中的该外延层上表面下；形成一肖特基势垒金属层于该外延层上表面上，与该多晶硅层电连接，并与该多个平台的顶部形成肖特基接触；以及形成一金属层于该肖特基势垒金属层上，并与该肖特基势垒金属层电连接。
上述较佳实施型态中，沟槽肖特基势垒二极管制造方法宜更包含：形成该介电层于该外延层上表面上、该多个平台侧壁、该多个平台底部、与该多个平台顶部上；以及将该外延层上表面上与该多个平台顶部上的该介电层移除。
在另一种较佳实施型态中，形成该场极板的步骤宜包括：填充一肖特基势垒金属层于该多个沟槽中与该多个平台顶部上，并与该多个平台顶部形成肖特基接触；以及形成一金属层于该肖特基势垒金属层上，并与该肖特基势垒金属层电连接。
上述较佳实施型态中，沟槽肖特基势垒二极管制造方法宜更包含：形成该介电层于该外延层上表面上、该多个平台侧壁、该多个平台底部、与该多个平台顶部上；以及将该外延层上表面上与该多个平台顶部上的该介电层移除。
下面通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1A-1K显示本发明的第一个实施例；
图2A-2I显示本发明的第二个实施例；
图3显示本发明的第三个实施例；
图4A-4C显示应用现有技术与本发明的沟槽SBD等电位线模拟图；
图5显示图4A-4C所示的沟槽SBD在逆向偏压操作下的崩溃电压。
图中符号说明
10平台区
11基板
13第一外延层
15第二外延层
15a上表面
15b平台
17氧化层
19，49光阻层
20终止区
21介电层
23多晶硅层
25场绝缘层
27，43肖特基势垒金属层
29金属层
30缓和极板
47氮化层
100，200，300沟槽SBD
具体实施方式
本发明中的图式均属示意，主要意在表示制程步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
请参阅图1A-1K，显示本发明的第一个实施例。如图1A所示，于P型基板11上，形成外延层13与15，其中基板11的导电型例如但不限于为P型；外延层13与15的导电型例如但不限于分别为高掺杂浓度N型与低掺杂浓度N型，外延层13与15亦可以合为一层，且只有一种掺杂浓度。接着于外延层15上表面15a上，形成氧化层17。
接着如图1B所示，利用微影制程，于氧化层17上形成具有设计图案的光阻层19，并如图1C所示，以蚀刻制程，移除部分氧化层17，使光阻层19的设计图案转移至氧化层17。接着如图1D所示，以具有设计图案的氧化层17为硬屏蔽，自外延层15上表面15a，向下蚀刻形成多个沟槽，以于平台区10定义多个平台15b，其中多个平台15b共同连接于外延层15；此外，微影制程与蚀刻制程并同时定义终止区20与缓和极板30。
接下来如图1E所示，例如以热氧化制程于外延层15表面形成介电层21。然后如图1F所示，将上表面15a的介电层21移除，以露出平台15b的顶部，并保留平台15b的侧壁与底部上的介电层21。图1G显示填充具有P型杂质掺杂的多晶硅层23于多个沟槽中与外延层15上表面15a之上。接着如图1H所示，移除外延层15上表面15a上的多晶硅层23，保留P型杂质掺杂的多晶硅层23于外延层15上表面15a下的多个沟槽中。
接着形成场绝缘层25于外延层15上表面15a上如图1I所示。然后利用微影与蚀刻制程，移除部分场绝缘层25，使该场绝缘层25位于该终止区20外侧，并露出平台15b的顶部、终止区20的顶部、与缓和极板30的顶部，如图1J所示。
请继续参照图1J，形成肖特基势垒金属层27于外延层15上表面15a上，与多晶硅层23电连接，并与多个平台15b的顶部形成肖特基接触。图1K显示于肖特基势垒金属层27上，形成金属层29，以电连接肖特基势垒金属层27，进而电连接沟槽内的多晶硅层23、终止区20、与缓和极板30。
与现有技术不同的是，缓和极板30形成于终止区20外侧，且场绝缘层25于终止区20外侧，形成接触孔以供金属层29电连接缓和极板30。此种安排方式的优点包括：在元件参数上，可提高沟槽SBD的崩溃防护电压(于后详述)；在制程上，可利用相同光罩与蚀刻、沉积等制程，来完成缓和极板30与其电连接导线，而不需要另外新增光罩或制程步骤，故可在不增加制造成本下完成缓和极板30。
图2A-2I显示本发明的第二个实施例。如图2A所示，于P型基板11上，形成外延层13与15，其中基板11的导电型例如但不限于为P型；外延层13与15的导电型例如但不限于分别为高掺杂浓度N型与低掺杂浓度N型，外延层13与15亦可以合为一层，且只有一种掺杂浓度。接着于外延层15上表面15a上，形成氮化层47。
接着如图2B所示，利用微影制程，于氮化层47上形成具有设计图案的光阻层49，并如图2C所示，以蚀刻制程，移除部分氮化层47，使光阻层49的设计图案转移至氮化层47。接着如图2D所示，以具有设计图案的氮化层47为硬屏蔽，自外延层15上表面15a，向下蚀刻形成多个沟槽，以于平台区10定义多个平台15b，其中多个平台15b共同连接于外延层15；此外，微影制程与蚀刻制程并同时定义终止区20与缓和极板30。
接下来如图2E所示，例如以热氧化制程于外延层15表面形成介电层21，由于氮化层47的阻挡，介电层21不会形成于上表面15a，与第一个实施例相比，省去了将上表面15a的介电层21移除的数道步骤(例如：保护侧壁与底部介电层21的沉积与微影制程、移除上表面15a介电层21的蚀刻制程、与移除保护材料制程等步骤)。然后如图2F所示，将上表面15a的氮化层47移除，以露出平台15b的顶部，并保留平台15b的侧壁与底部上的介电层21。然后以金属沉积制程，例如但不限于物理溅镀制程，沉积肖特基势垒金属层43于多个沟槽中与多个平台15b顶部上，并与多个平台15b顶部形成肖特基接触；并形成终止区20与缓和极板30。
接着形成场绝缘层25于外延层15上表面15a上，如图2G所示。然后利用微影与蚀刻制程，移除部分场绝缘层25，露出肖特基势垒金属层43的顶部，包含多个平台15b顶部、终止区20的顶部、与缓和极板30的顶部，如图2H所示。
图2I显示于肖特基势垒金属层43上，形成金属层29，以电连接肖特基势垒金属层43，并电连接终止区20与缓和极板30。
请参阅图3，显示本发明的第三个实施例。与第一个实施例不同的是，本实施例具有多个缓和极板30，本实施例旨在说明缓和极板30可以不限于一个。
请参阅图4A-4C，显示应用现有技术与本发明的沟槽SBD100、200、与300等电位线模拟图。图4A与4B，显示两种现有技术沟槽SBD100与200在逆向偏压操作下的等电位线模拟图，与图4C显示应用本发明的沟槽SBD300的等电位线模拟图相比，当图4A与4B两种现有技术沟槽SBD100与200受逆向偏压时，空乏区中的等电位线会在沟槽SBD100与200***，形成密集的尖端，电场会超过受保护元件的物理结构所能承受。因此，其崩溃防护电压相对较低。应用本发明的沟槽SBD300，利用缓和极板30以缓和沟槽SBD300***的等电位线，使得电场下降，沟槽SBD300可承受的电压增加，因而提高其崩溃防护电压。
请参阅图5，显示图4A-4C所示的沟槽SBD100、200与300在逆向偏压操作下的崩溃电压，分别约为80V、90V、与128V，明显可以看出应用本发明的沟槽SBD的崩溃防护电压较高。
以上已针对较佳实施例来说明本发明，只是以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以思及各种等效变化。例如，在不影响元件主要的特性下，可加入其它制程步骤或结构，如深井区等；又如，微影技术并不限于光罩技术，亦可包含电子束微影技术；又如，外延层15上所形成的氧化层17或氮化层47并不限于此两种，亦可以为上述两种材质混和，或其它可为硬屏蔽如碳化层等；再如，基板11不限于P型，亦可为N型，只要其它如外延层做相应杂质掺杂改变即可。本发明的范围应涵盖上述及其它所有等效变化。
Claims (10)
1.一种沟槽肖特基势垒二极管形成于一第一导电型基板中，其特征在于，包含：
一第二导电型外延层，形成于该基板上；
多个平台，由该外延层一上表面向下蚀刻多个沟槽所定义，且该多个平台共同连接于该外延层；
一场极板，形成于该外延层上，并填充于该多个沟槽中，其中，该场极板与该多个平台的侧壁与底部间，由一介电层隔开，而该场极板与该多个平台的顶部间，形成肖特基接触；
一终止区，形成于该多个平台的一边缘外侧的该外延层上表面下，与该场极板电连接，且该终止区与该边缘及该外延层间，由该介电层隔开；
一场绝缘层，形成于该外延层上表面上，位于该终止区外侧；以及
至少一缓和极板，形成于该终止区外侧的该外延层上表面下，并穿越过该场绝缘层与该场极板电连接，且该缓和极板与该终止区之间，由该介电层与部分该外延层隔开。
2.如权利要求1所述的沟槽肖特基势垒二极管，其中，该第一导电型为P型，且第二导电型为N型。
3.如权利要求2所述的槽肖特基势垒二极管，其中，该场极板包括：
一具有P型杂质掺杂的多晶硅层，填充于该外延层上表面下的该多个沟槽中；
一肖特基势垒金属层，形成于该外延层上表面上，与该多晶硅层电连接，并与该多个平台的顶部形成肖特基接触；以及
一金属层，形成于该肖特基势垒金属层上，并与该肖特基势垒金属层电连接。
4.如权利要求1所述的沟槽肖特基势垒二极管，其中，该场极板包括：
一肖特基势垒金属层，填充于该多个沟槽中与该多个平台顶部上，并与该多个平台顶部形成肖特基接触；以及
一金属层，形成于该肖特基势垒金属层上，并与该肖特基势垒金属层电连接。
5.一种沟槽肖特基势垒二极管制造方法，其特征在于，包含：
提供一第一导电型基板；
形成一第二导电型外延层于该基板上；
由该外延层一上表面向下蚀刻，形成多个沟槽，以定义多个平台，其中该多个平台共同连接于该外延层；
以导电材料填充于该多个沟槽中以及该外延层上，以形成一场极板，其中，该场极板与该多个平台的侧壁与底部间，由一介电层隔开，而该场极板与该多个平台的顶部间，形成肖特基接触；
形成一终止区于该多个平台的一边缘外侧的该外延层上表面下，与该场极板电连接，且该终止区与该边缘及该外延层间，由该介电层隔开；
于该终止区外侧形成一场绝缘层于该外延层上表面上；以及
于该终止区外侧的该外延层上表面下形成至少一缓和极板，穿越过该场绝缘层与该场极板电连接，且该缓和极板与该终止区之间，由该介电层与部分该外延层隔开。
6.如权利要求5所述的沟槽肖特基势垒二极管制造方法，其中，该第一导电型为P型，且第二导电型为N型。
7.如权利要求6所述的沟槽肖特基势垒二极管制造方法，其中，形成该场极板的步骤包括：
填充一具有P型杂质掺杂的多晶硅层于该外延层上表面下的该多个沟槽中；
形成一肖特基势垒金属层于该外延层上表面上，与该多晶硅层电连接，并与该多个平台的顶部形成肖特基接触；以及
形成一金属层于该肖特基势垒金属层上，并与该肖特基势垒金属层电连接。
8.如权利要求5所述的沟槽肖特基势垒二极管制造方法，其中，形成该场极板的步骤包括：
填充一肖特基势垒金属层于该多个沟槽中与该多个平台顶部上，并与该多个平台顶部形成肖特基接触；以及
形成一金属层于该肖特基势垒金属层上，并与该肖特基势垒金属层电连接。
9.如权利要求7所述的沟槽肖特基势垒二极管制造方法，其中，还包含：
形成该介电层于该外延层上表面上、该多个平台侧壁、该多个平台底部、与该多个平台顶部上；以及
将该外延层上表面上与该多个平台顶部上的该介电层移除。
10.如权利要求8所述的沟槽肖特基势垒二极管制造方法，其中，还包含：
形成该介电层于该外延层上表面上、该多个平台侧壁、该多个平台底部、与该多个平台顶部上；以及
将该外延层上表面上与该多个平台顶部上的该介电层移除。
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| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
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