CN103199075A - 具堆叠芯片的晶圆级半导体封装构造及其制造方法 - Google Patents

具堆叠芯片的晶圆级半导体封装构造及其制造方法 Download PDF

Info

Publication number
CN103199075A
CN103199075A CN2013100802050A CN201310080205A CN103199075A CN 103199075 A CN103199075 A CN 103199075A CN 2013100802050 A CN2013100802050 A CN 2013100802050A CN 201310080205 A CN201310080205 A CN 201310080205A CN 103199075 A CN103199075 A CN 103199075A
Authority
CN
China
Prior art keywords
chip
terminal
lead frame
active surface
wafer level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2013100802050A
Other languages
English (en)
Inventor
唐和明
洪志斌
赵兴华
刘昭源
陈国华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN2013100802050A priority Critical patent/CN103199075A/zh
Publication of CN103199075A publication Critical patent/CN103199075A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

一种具堆叠芯片的晶圆级半导体封装构造及其制造方法。所述晶圆级半导体封装构造包含：一第一芯片，具有一朝下的有源表面；多个导线架端子，所述导线架端子围绕所述第一芯片；一第二芯片，绝缘堆叠于所述第一芯片上，并具有一朝上的有源表面，所述第二芯片的有源表面通过金属导线电性连接至所述导线架端子；以及一封装胶体，包覆所述第一芯片、所述导线架端子与所述第二芯片，而裸露所述第一芯片的有源表面与所述导线架端子的底面。所述晶圆级半导体封装构造通过导线架端子与金属导线连接达到芯片堆叠，可有效降低产品尺寸与结构应力。

Description

具堆叠芯片的晶圆级半导体封装构造及其制造方法
技术领域
本发明涉及一种半导体封装构造，特别是有关于一种具堆叠芯片的晶圆级半导体封装构造及其制造方法。
背景技术
在一般的晶圆级封装制造工艺是直接在晶圆进行封装作业中，之后再对晶圆作切割作业，完成半导体芯片封装构造的制作。由于晶圆级封装可藉由在晶圆切割前完成所有的元件构装制程，可有效降低整个产品制程周期的成本，且可达到更小尺寸封装，做到轻薄短小的要求，其电性连接方面具备更短的传输线路，因此晶圆级封装是一种可有效节省空间与成本的封装方式。
为了设计需求，目前扇出晶圆级(Fan out WLP)半导体封装构可设计成不只包含一颗芯片。然而，一般实现具有多颗芯片的扇出晶圆级(Fan out WLP)半导体封装构的做法是将芯片采用并排(side by side)设置或是堆叠(stacking)设置。其中，采用并排(side by side)设置芯片的方式会导致封装后的产品水平尺寸大幅增加且其封装结构会受到较大的应力影响；此外，采用堆叠设置的作法则是通过直通硅穿孔(through silicon via)制作工艺，以使上层芯片能通过导通孔电性连接到下层芯片的底层电路，如此作法的缺点在于通孔成形工艺的成本过高。
故，有必要提供一种晶圆级半导体封装构造及其制造方法，以解决现有技术所存在的问题。
发明内容
本发明的主要目的在于提供一种具堆叠芯片的晶圆级半导体封装构造，其通过导线架与导线达到芯片堆叠，可有效降低晶圆级半导体封装构造的产品尺寸与结构应力。
为达成前述目的，本发明一实施例提供一种具堆叠芯片的晶圆级半导体封装构造，所述晶圆级半导体封装构造包含：一第一芯片，具有一朝下的有源表面；多个导线架端子，所述导线架端子围绕所述第一芯片；一第二芯片，绝缘堆叠于所述第一芯片上，并具有一朝上的有源表面，所述第二芯片的有源表面通过导线电性连接至所述导线架端子；一封装胶体，包覆所述第一芯片、所述导线架端子与所述第二芯片，而裸露所述第一芯片的有源表面与所述导线架端子的底面；以及一重布线层，成形于所述第一芯片的有源表面侧而电性连接所述第一芯片与所述导线架端子，所述重布线层底面设有数个金属导电件。
再者，本发明另一实施例提供一种具堆叠芯片的晶圆级半导体封装构造的制造方法，所述制造方法包含步骤：设置一导线架条于一载体上，其中所述导线架条包含多个导线架单元，每一所述导线架单元包含多个导线架端子；对应每一导线架单元设置一第一芯片于所述载体上，使所述导线架端子围绕所述第一芯片，其中所述第一芯片的一有源表面朝下；于每一所述第一芯片上设置一第二芯片上，其中所述第二芯片的一有源表面朝上；通过导线电性连接所述第二芯片的有源表面和所述导线架端子；形成封装胶体，以包覆所述第一芯片、所述第二芯片与所述导线架端子；移除所述载体，使所述第一芯片的有源表面跟所述导线架端子裸露；以及形成一重布线层，使所述重布线层电性连接所述第一芯片的有源表面和所述导线架端子。
本发明的具堆叠芯片的晶圆级半导体封装构造使用不具芯片承座的导线架配合打线工艺在晶圆级半导体封装构造的架构中实现上芯片堆叠在下芯片的设计需求，可有效降低晶圆级半导体封装构造的产品尺寸与结构应力，且不需要通过成本较高的通孔制作工艺，相对节省封装成本。
附图说明
图1是本发明一实施例的具堆叠芯片的晶圆级半导体封装构造的结构示意图。
图2是本发明另一实施例的具堆叠芯片的晶圆级半导体封装构造的结构示意图。
图3是本发明又一实施例的具堆叠芯片的晶圆级半导体封装构造的结构示意图。
图4是本发明一实施例的用以制作具堆叠芯片的晶圆级半导体封装构造的导线架条的平面示意图。
图5A～5F是本发明一实施例的具堆叠芯片的晶圆级半导体封装构造的制造流程示意图。
具体实施方式
为让本发明上述目的、特征及优点更明显易懂，下文特举本发明较佳实施例，并配合附图，作详细说明如下。再者，本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
请参照图1所示，图1是本发明一实施例的具堆叠芯片的晶圆级半导体封装构造的结构示意图。图1所揭示的具堆叠芯片的晶圆级半导体封装构造主要包含一第一芯片1、多个导线架端子200、一第二芯片3及一封装胶体4。
所述第一芯片1具有一朝下的有源表面10，即所述第一芯片1属于一倒装型芯片(flip chip)。
所述导线架端子200类似现有的四方平面无引脚封装构造(QFN)使用的导线架结构，但不具备芯片承座，仅包含连接端子的部份。所述第一芯片1即位于原本芯片承座的位置，所述多个连接端子200则围绕所述第一芯片1。
所述第二芯片3绝缘堆叠于所述第一芯片1上(例如通过胶材贴附)，并具有一朝上的有源表面30，所述第二芯片3的有源表面30设有接垫，其接垫通过金属导线300电性连接至所述导线架端子200。所述第二芯片3属于一打线(wire bonding)型芯片。
所述封装胶体4可为环氧树脂或类似的树脂材料，其包覆所述第一芯片1、所述导线架端子200与所述第二芯片3，而裸露所述第一芯片1的有源表面10与所述导线架端子200的底面。
如图1所示，在一实施例中，所述晶圆级半导体封装构造进一步包含一重布线层5。所述重布线层5成形于所述第一芯片1的有源表面侧而电性连接所述第一芯片1与所述导线架端子200，以通过所述重布线层5重新安排I/O端口布局达到扇出式封装，所述重布线层5底面设有数个金属导电件50，例如锡球。
上述具堆叠芯片的晶圆级半导体封装构造使用不具芯片承座的导线架端子配合金属导线工艺在晶圆级半导体封装构造的架构中实现了上芯片堆叠在下芯片的设计需求，如此一来，不会增加封装构造的水平尺寸以及底面处的结构应力，也不需要通过成本较高的通孔制作工艺，相对节省晶圆级半导体封装构造的封装成本。
请进一步参考图2所示，图2是本发明另一实施例的具堆叠芯片的晶圆级半导体封装构造的结构示意图，根据不同的I/O数目需求跟布局设计，所述导线架端子200可例如包含多个位于内圈的第一端子200a与多个位于外圈的第二端子200b，所述第二芯片3的有源表面30则通过多条金属导线300电性连接到所述第一端子200a与第二端子200b。
再者，本发明也不限于芯片堆叠的数目，例如，如图3所示的实施例，所述晶圆级半导体封装构造进一步包含至少一第三芯片6。其中，所述导线架端子200包含多个位于内圈的第一端子200a与多个位于外圈的第二端子200b，所述第二芯片3的有源表面30通过金属导线300电性连接至所述第一端子200a；所述第三芯片6则绝缘堆叠于所述第二芯片3上，并具有一朝上的有源表面60，所述第三芯片6的有源表面60通过金属导线600电性连接到所述第二端子200b。
本发明的具堆叠芯片的晶圆级半导体封装构造主要是在晶圆级封装过程中加入导线架与金属导线的设置。详细的制造方法请进一步参考图4及图5A～5F所示，图5A～5F是制造如图1所示的具堆叠芯片的晶圆级半导体封装构造的制造流程示意图。所述制造方法包含步骤如下：
请参考图5A所示，首先设置一导线架条2于一载体7上，其中如图4所示，所述导线架条2包含多个成矩阵排列的导线架单元20，每一所述导线架单元20包含多个导线架端子200；所述载体7上会先设置胶带70，接着才设置所述导线架条2于所述载体7上。值得注意的是，所述导线架条2与所述载体7优选皆具有一类似重分布晶圆的尺寸及圆形的边缘。
请参考图5B所示，接着对应于每一导线架单元20的中心设置一第一芯片1于所述载体7上，使所述导线架端子200围绕所述第一芯片1，其中所述第一芯片1的一有源表面10朝下。
请参考图5C，接着进一步于每一所述第一芯片1上设置一第二芯片3上，其中所述第二芯片3的一有源表面30朝上；并且通过打线工艺设置金属导线300，使其电性连接所述第二芯片3的有源表面30和所述导线架端子200。
请参考图5D，接着进行封装作业，形成封装胶体4，以包覆所述第一芯片1、所述第二芯片3与所述导线架端子200。
请参考图5E，接着移除所述载体7(包含载体7上的胶带70)，使所述第一芯片1的有源表面10跟所述导线架端子200裸露。
请参考图5F，进行重布线(RDL)工艺，在裸露的所述第一芯片1的有源表面10跟所述导线架端子200上形成一重布线层5，使所述重布线层5电性连接所述第一芯片1的有源表面10和所述导线架端子200，并且于所述重布线层5底面设置金属导电件50，例如锡球。
最后，再以导线架单元为单位进行切割作业，即可形成多个单独的具堆叠芯片的晶圆级半导体封装构造。
上述的制造方法可视不同的封装构造设计调整，例如每一所述导线架单元的导线架端子200可包含多个位于内圈的第一端子200a与多个位于外圈的第二端子200b，使得所述第二芯片3的有源表面30通过金属导线300电性连接到所述第一端子200a与第二端子200b。又或者，所述第二芯片3的有源表面30通过金属导线300电性连接到所述第一端子200a；随后在形成封装胶体的步骤之前进一步于每一所述第二芯片3上设置至少一第三芯片6，其中所述第三芯片6具有一朝上的有源表面60；再通过金属导线600电性连接所述第三芯片6的有源表面60和所述第二端子200b。
综上所述，相较于现有具堆叠芯片的晶圆级半导体封装构造，采用并排设置芯片的方式具有水平尺寸大幅增加且应力问题；而采用直通硅穿孔进行堆叠设置芯片的作法则成本过高，本发明通过使用不具芯片承座的导线架配合打线工艺可在晶圆级半导体封装构造的架构中实现上芯片堆叠在下芯片的设计需求，可有效降低晶圆级半导体封装构造的产品尺寸与结构应力，且不需要通过成本较高的通孔制作工艺，相对节省封装成本。同时若上芯片以类比集成电路、电源集成电路为主，则金属导线的设置对于此等晶圆级半导体封装构造产品来说，也可提供较好的电源或接地的传导路径。
本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本发明的范围内。

Claims (9)

1.一种具堆叠芯片的晶圆级半导体封装构造，其特征在于：其包含：
一第一芯片，具有一朝下的有源表面；
多个导线架端子，所述导线架端子围绕所述第一芯片；
一第二芯片，绝缘堆叠于所述第一芯片上，并具有一朝上的有源表面，所述第二芯片的有源表面通过导线电性连接至所述导线架端子；
一封装胶体，包覆所述第一芯片、所述导线架端子与所述第二芯片，而裸露所述第一芯片的有源表面与所述导线架端子的底面；以及
一重布线层，成形于所述第一芯片的有源表面侧而电性连接所述第一芯片与所述导线架端子，所述重布线层底面设有数个金属导电件。
2.如权利要求1所述的具堆叠芯片的晶圆级半导体封装构造，其特征在于：所述导线架端子包含多个位于内圈的第一端子与多个位于外圈的第二端子，所述第二芯片的有源表面电性连接至所述第一端子；所述晶圆级半导体封装构造进一步包含至少一第三芯片，绝缘堆叠于所述第二芯片上，并具有一朝上的有源表面，所述第三芯片的有源表面通过导线电性连接到所述第二端子。
3.如权利要求1所述的具堆叠芯片的晶圆级半导体封装构造，其特征在于：所述导线架端子包含多个位于内圈的第一端子与多个位于外圈的第二端子，所述第二芯片的有源表面通过导线电性连接到所述第一端子与第二端子。
4.一种具堆叠芯片的晶圆级半导体封装构造的制造方法，其特征在于：所述制造方法包含步骤：
设置一导线架条于一载体上，其中所述导线架条包含多个导线架单元，每一所述导线架单元包含多个导线架端子；
对应每一导线架单元设置一第一芯片于所述载体上，使所述导线架端子围绕所述第一芯片，其中所述第一芯片的一有源表面朝下；
于每一所述第一芯片上设置一第二芯片上，其中所述第二芯片的一有源表面朝上；
通过导线电性连接所述第二芯片的有源表面和所述导线架端子；
形成封装胶体，以包覆所述第一芯片、所述第二芯片与所述导线架端子；
移除所述载体，使所述第一芯片的有源表面跟所述导线架端子裸露；以及形成一重布线层，使所述重布线层电性连接所述第一芯片的有源表面和所述导线架端子。
5.如权利要求4所述的具堆叠芯片的晶圆级半导体封装构造的制造方法，其特征在于：进一步包含步骤：于所述重布线层底面设置金属导电件。
6.如权利要求5所述的具堆叠芯片的晶圆级半导体封装构造的制造方法，其特征在于：进一步包含步骤：以导线架单元为单位进行切割作业，以形成多个封装构造。
7.如权利要求4所述的具堆叠芯片的晶圆级半导体封装构造的制造方法，其特征在于：每一所述导线架单元的导线架端子包含多个位于内圈的第一端子与多个位于外圈的第二端子，其中所述第二芯片的有源表面通过导线电性连接到所述第一端子与第二端子。
8.如权利要求4所述的具堆叠芯片的晶圆级半导体封装构造的制造方法，其特征在于：每一所述导线架单元的导线架端子包含多个位于内圈的第一端子与多个位于外圈的第二端子，其中所述第二芯片的有源表面通过导线电性连接到所述第一端子。
9.如权利要求8所述的具堆叠芯片的晶圆级半导体封装构造的制造方法，其特征在于：在形成封装胶体的步骤之前，所述制造方法还包含步骤：于每一所述第二芯片上设置至少一第三芯片，其中所述第三芯片具有一朝上的有源表面；以及通过导线电性连接所述第三芯片的有源表面和所述第二端子。
CN2013100802050A 2013-03-13 2013-03-13 具堆叠芯片的晶圆级半导体封装构造及其制造方法 Pending CN103199075A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2013100802050A CN103199075A (zh) 2013-03-13 2013-03-13 具堆叠芯片的晶圆级半导体封装构造及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2013100802050A CN103199075A (zh) 2013-03-13 2013-03-13 具堆叠芯片的晶圆级半导体封装构造及其制造方法

Publications (1)

Publication Number Publication Date
CN103199075A true CN103199075A (zh) 2013-07-10

Family

ID=48721527

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2013100802050A Pending CN103199075A (zh) 2013-03-13 2013-03-13 具堆叠芯片的晶圆级半导体封装构造及其制造方法

Country Status (1)

Country Link
CN (1) CN103199075A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104867913A (zh) * 2015-03-30 2015-08-26 中国电子科技集团公司第三十八研究所 多芯片混合集成的三维封装结构及加工方法
CN106531715A (zh) * 2015-09-11 2017-03-22 联发科技股份有限公司 ***级封装及用于制造***级封装的方法
CN107871732A (zh) * 2016-09-23 2018-04-03 深圳市中兴微电子技术有限公司 封装结构
US10074628B2 (en) 2013-10-04 2018-09-11 Mediatek Inc. System-in-package and fabrication method thereof
US10103128B2 (en) 2013-10-04 2018-10-16 Mediatek Inc. Semiconductor package incorporating redistribution layer interposer
US11189500B2 (en) 2018-11-20 2021-11-30 AT&S (Chongqing) Company Limited Method of manufacturing a component carrier with an embedded cluster and the component carrier

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US20050009236A1 (en) * 1996-05-20 2005-01-13 Ball Michael B. Method of fabrication of stacked semiconductor devices
CN101593734A (zh) * 2008-05-27 2009-12-02 联发科技股份有限公司 倒装芯片封装及半导体芯片封装
CN201936879U (zh) * 2011-02-16 2011-08-17 苏州日月新半导体有限公司 无外引脚的芯片堆叠封装构造

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050009236A1 (en) * 1996-05-20 2005-01-13 Ball Michael B. Method of fabrication of stacked semiconductor devices
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
CN101593734A (zh) * 2008-05-27 2009-12-02 联发科技股份有限公司 倒装芯片封装及半导体芯片封装
CN201936879U (zh) * 2011-02-16 2011-08-17 苏州日月新半导体有限公司 无外引脚的芯片堆叠封装构造

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10074628B2 (en) 2013-10-04 2018-09-11 Mediatek Inc. System-in-package and fabrication method thereof
US10103128B2 (en) 2013-10-04 2018-10-16 Mediatek Inc. Semiconductor package incorporating redistribution layer interposer
CN104867913A (zh) * 2015-03-30 2015-08-26 中国电子科技集团公司第三十八研究所 多芯片混合集成的三维封装结构及加工方法
CN106531715A (zh) * 2015-09-11 2017-03-22 联发科技股份有限公司 ***级封装及用于制造***级封装的方法
EP3151275A3 (en) * 2015-09-11 2017-04-19 MediaTek Inc. System-in-package and fabrication method thereof
CN107871732A (zh) * 2016-09-23 2018-04-03 深圳市中兴微电子技术有限公司 封装结构
US11189500B2 (en) 2018-11-20 2021-11-30 AT&S (Chongqing) Company Limited Method of manufacturing a component carrier with an embedded cluster and the component carrier

Similar Documents

Publication Publication Date Title
US9401338B2 (en) Electronic devices with embedded die interconnect structures, and methods of manufacture thereof
KR101429344B1 (ko) 반도체 패키지 및 그 제조 방법
US20090127682A1 (en) Chip package structure and method of fabricating the same
CN107808878A (zh) 堆叠型芯片封装结构
CN103199075A (zh) 具堆叠芯片的晶圆级半导体封装构造及其制造方法
CN109300863A (zh) 半导体封装结构以及半导体封装方法
CN104025288A (zh) 半导体封装及其制造方法
CN103119711A (zh) 形成完全嵌入式非凹凸内建层封装件的方法和由此形成的结构
CN103400830B (zh) 多层芯片堆叠结构及其实现方法
CN104081516A (zh) 堆叠型半导体封装及其制造方法
CN104157619B (zh) 一种新型PoP堆叠封装结构及其制造方法
CN103250246A (zh) 具有线上膜及铜线的薄型多晶片堆迭封装件的方法及***
US11227848B2 (en) Chip package array, and chip package
CN204011396U (zh) 一种新型PoP堆叠封装结构
CN101814461B (zh) 封装基板结构与芯片封装结构及其制作方法
CN103872004A (zh) 芯片结构及多芯片堆迭封装
CN103208471B (zh) 多芯片封装体
CN103337486B (zh) 半导体封装构造及其制造方法
CN100466246C (zh) 用于封装的柔性基板
CN104916599B (zh) 芯片封装方法和芯片封装结构
CN103579206A (zh) 堆叠封装器件及其制造方法
KR101685068B1 (ko) 시스템 인 패키지 및 이의 제조방법
CN101764126A (zh) 无外引脚的多芯片半导体封装构造及导线架
CN104538368A (zh) 一种基于二次塑封技术的三维堆叠封装结构及其制备方法
CN104167403A (zh) 多脚封装的引线框架

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20130710