CN104715730B - 一种栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种栅极驱动电路，包括多个栅极驱动单元，其中每级栅极驱动单元用于分别驱动显示面板上对应的一行栅极线，以驱动对应栅极线上的像素单元，像素单元的储存电容位于下一行的栅极线与像素电极之间。每级栅极驱动单元用于接收第一时钟信号、第一参考低电压，第一时钟信号的低电平的电位小于第一参考低电压的电位。本发明还提供一种显示装置。本发明的栅极驱动电路及显示装置中，每级栅极驱动单元对应的像素单元的馈通电压均能通过本级栅极驱动单元及上一级栅极驱动单元输出的三阶电位的栅极驱动信号而得到补偿，从而使得像素电极能充电至所需的电压。

Description

一种栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种栅极驱动电路及显示装置。

背景技术

液晶显示装置(Liquid Crystal Display，LCD)具备轻薄、节能、无辐射等诸多优点，因此已经逐渐取代传统的阴极射线管(CRT)显示器。目前液晶显示器被广泛地应用于高清晰数字电视、台式计算机、个人数字助理(PDA)、笔记本电脑、移动电话、数码相机等电子设备中。

以薄膜晶体管(Thin Film Transistor，TFT)液晶显示装置为例，其包括液晶显示面板和驱动电路，其中，液晶显示面板包括阵列基板、与阵列基板相对设置的彩膜基板、及位于阵列基板与彩膜基板之间的液晶，阵列基板上设置有配线区，其用于接收驱动电路输出的驱动信号，彩膜基板上设置有公共电极区，且彩膜基板与阵列基板之间通过封框胶密封液晶。阵列基板上的配线区包括多条栅极线与多条数据线，且相邻的两条栅极线与相邻的两条数据线交叉形成一个像素单元，每个像素单元包括至少一个TFT。而驱动电路包括：栅极驱动电路(gate drive circuit)和源极驱动电路(source drive circuit)。液晶显示面板与驱动电路的基本工作原理为：栅极驱动电路通过与栅极线电性连接的TFT向栅极线送出栅极驱动信号，依序将每一行的TFT打开，然后由源极驱动电路同时将一整行的像素单元充电到各自所需的电压，以改变液晶的状态，从而显示不同的灰阶。

图1为现有的液晶显示装置的部分等效电路示意图。如图1所示，液晶显示装置包括液晶显示面板10’、栅极驱动电路12’及源极驱动电路14’，液晶显示面板10’上包括多条栅极线GL与多条数据线DL，且相邻的两条栅极线GL与相邻的两条数据线DL交叉形成一个像素单元，每个像素单元包括TFT、液晶电容CLc、存储电容Cs。每个TFT包括栅极、半导体层、源极及漏极。TFT的栅极与栅极线GL相连，以接收栅极驱动电路12’输出的栅极驱动信号。TFT的漏极与数据线DL相连，用于接收源极驱动电路14’输出的数据信号。TFT的源级与像素电极相连。液晶显示面板10’与驱动电路的基本工作原理为：栅极驱动电路12’向栅极线GL输出栅极驱动信号，从而依序将每一行的TFT打开。当像素单元中的TFT的栅极接收到高电位的栅极驱动信号时，TFT的漏极与源极导通，源极驱动电路14’输出的数据信号被充至液晶电容CLc(像素电极与公共电极common之间形成的电容)，当像素单元中的TFT的栅极接收到低电位的栅极驱动信号时，TFT被关闭，已充入液晶电容CLc的数据信号由存储电容Cs保持，从而根据存储电容Cs保持的信号的差值改变液晶的状态，从而控制液晶的透光率，以显示不同的灰阶。其中，存储电容Cs采用位于栅极线上的结构(也称Cs on gate)，即存储电容Cs位于像素电极与下一行的栅极线GL之间。当然，存储电容Cs也可以采用位于公共电极上的结构(也称Cs on common)，即存储电容Cs与液晶电容CLc并联于像素电极与公共电极common之间。

但由于通常液晶显示面板10’上的栅极线GL与像素电极采用层叠结构形成，因此，栅极线GL与像素电极之间不可避免的会形成寄生电容Cgs，故，当一行TFT打开，对应的像素电极通过数据线DL充电到各自所需的电压后，为了关闭此行TFT，栅极驱动信号被迅速拉低，此时，在寄生电容Cgs的作用下像素电极的电位会被拉低而偏离数据线DL输入的数据信号的电位，此电位偏离值(也称为馈通电压或feed through电压)使得液晶显示装置显示的灰阶偏离预设灰阶，影响了液晶显示装置的显示效果。

发明内容

本发明要解决的主要技术问题是提供一种栅极驱动电路，其可补偿馈通电压从而使得像素电极能充电至所需的电压。

为解决上述技术问题，本发明提供了一种栅极驱动电路，包括多个栅极驱动单元，其中每级栅极驱动单元用于分别驱动显示面板上对应的一行栅极线，以驱动对应栅极线上的像素单元，所述像素单元的储存电容位于下一行的栅极线与像素电极之间，所述每级栅极驱动单元包括锁存器、补偿模块及稳定模块。所述锁存器包括第一开关元件、第二开关元件。所述第一开关元件包括第一通路端、第一控制端、第二通路端，所述第一通路端及所述第一控制端均接收第一脉冲信号。所述第二开关元件包括第三通路端、第二控制端、第四通路端，所述第三通路端接收第一时钟信号，所述第二控制端与所述第一开关元件的所述第二通路端相连，并通过第一电容与所述第四通路端相连，所述第四通路端用于输出本级栅极驱动信号。

所述补偿模块包括第三开关元件、第四开关元件。所述第三开关元件包括第五通路端、第三控制端、第六通路端，所述第五通路端与所述第二开关元件的所述第四通路端相连，所述第三控制端接收第二脉冲信号，第六通路端接收第一参考低电压。所述第四开关元件包括第七通路端、第四控制端、第八通路端，所述第七通路端与所述第一开关元件的所述第二通路端相连，第四控制端接收所述第二脉冲信号，所述第八通路端接收第二参考低电压。

所述稳定模块包括第五开关元件、第六开关元件、第七开关元件、第八开关元件。所述第五开关元件包括第九通路端、第五控制端、第十通路端，所述第九通路端与所述第二开关元件的所述第四通路端相连，所述第十通路端接收所述第一参考低电压。所述第六开关元件包括第十一通路端、第六控制端、第十二通路端，所述第十一通路端与所述第一开关元件的所述第二通路端相连，所述第六控制端与所述第五开关元件的所述第五控制端相连，第十二通路端接收所述第二参考低电压。所述第七开关元件包括第十三通路端、第七控制端、第十四通路端，所述第十三通路端及所述第七控制端接收第一低频信号，所述第十四通路端与所述第六开关元件的第六控制端相连。所述第八开关元件包括第十五通路端、第八控制端、第十六通路端，所述第十五通路端与所述第六开关元件的所述第六控制端相连，所述第八控制端与所述第一开关元件的所述第二通路端相连，所述第十六通路端接收所述第二参考低电压。其中，所述第一时钟信号的低电平的电位小于所述第一参考低电压的电位。

优选地，所述每级栅极驱动单元的所述稳定模块还包括第九开关元件、第十开关元件、第十一开关元件、第十二开关元件、第十三开关元件及第十四开关元件。所述第九开关元件包括第十七通路端、第九控制端、第十八通路端，所述第九控制端接收所述第一低频信号，所述第十八通路端接收所述第二参考低电压。所述第十开关元件包括第十九通路端、第十控制端、第二十通路端，所述第十九通路端与所述第二开关元件的所述第四通路端相连，所述第十控制端与所述第九开关元件的所述第十七通路端相连，所述第二十通路端接收所述第一参考低电压。所述第十一开关元件包括第二十一通路端、第十一控制端、第二十二通路端，所述第二十一通路端与所述第一开关元件的所述第二通路端相连，所述第十一控制端与所述第十开关元件的所述第十控制端相连，第二十二通路端接收所述第二参考低电压。所述第十二开关元件包括第二十三通路端、第十二控制端、第二十四通路端，所述第二十三通路端及所述第十二控制端接收第二低频信号，所述第二十四通路端与所述第十一开关元件的所述第十一控制端相连。

所述第十三开关元件包括第二十五通路端、第十三控制端、第二十六通路端，所述第二十五通路端与所述第十一开关元件的所述第十一控制端相连，所述第十三控制端与所述第一开关元件的所述第二通路端相连，所述第二十六通路端接收所述第二参考低电压。所述第十四开关元件包括第二十七通路端、第十四控制端、第二十八通路端，所述第二十七通路端与所述第六开关元件的所述第六控制端相连，所述第十四控制端接收所述第二低频信号，所述第二十八通路端接收所述第二参考低电压。

优选地，所述第一电容为所述第二开关元件的所述第四通路端与所述第二控制端之间的寄生电容。

优选地，所述第二开关元件的所述第二控制端与所述第四通路端之间设置有独立存储电容，所述第一电容为所述第二开关元件的所述第四通路端与所述第二控制端之间的寄生电容与所述独立存储电容之和。

优选地，若所述栅极驱动单元为第n级栅极驱动单元，则所述第一开关元件的所述第一控制端接收的所述第一脉冲信号为与第n级栅极驱动单元向上相差一级的栅极驱动单元输出的上一级栅极驱动信号，其中，n为整数，且n≥2。

优选地，若所述栅极驱动单元包括N级栅极驱动单元，则第n级栅极驱动单元的所述第三开关元件的所述第三控制端接收的所述第二脉冲信号为与第n级栅极驱动单元向下相差三级的栅极驱动单元输出的下三级栅极驱动信号，其中，n为整数，且0≤n≤N-3。

优选地，所述第一时钟信号的占空比为百分之二十五。

优选地，所述第一开关元件至所述第十四开关元件均为N型晶体管。

优选地，所述第二参考低电压的电位小于或等于所述第一时钟信号的低电平的电位。

本发明还提供一种显示装置，所述显示装置包括上述栅极驱动电路。

本发明的栅极驱动电路及显示装置接收的每级栅极驱动单元对应的像素单元的储存电容位于下一行的栅极线与像素电极之间(即存储电容采用在栅极线上的结构)，且每级栅极驱动单元均能输出三阶电位的栅极驱动信号，因此，每级栅极驱动单元对应的像素单元的馈通电压均能通过本级栅极驱动单元及上一级栅极驱动单元输出的三阶电位的栅极驱动信号而得到补偿，从而使得像素电极能充电至所需的电压。

通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。

附图说明

图1为现有的液晶显示装置的部分等效电路示意图。

图2为本发明第一实施例的栅极驱动电路中的第n级栅极驱动单元的电路结构示意图。

图3为本发明第一实施例的栅极驱动电路中的第n级栅极驱动单元的时序示意图。

图4为本发明第一实施例的栅极驱动电路中的四级栅极驱动单元的电路结构示意图。

图5为本发明第一实施例的栅极驱动电路中的四级栅极驱动单元的时序示意图。

图6为本发明第一实施例的栅极驱动电路中输出的第一级栅极驱动信号及第二级栅极驱动信号的模拟结果示意图。

图7为本发明第一实施例的显示装置中数据线上的数据信号的电压、像素电极的电压及栅极驱动电路输出的第一级栅极驱动信号与第二级栅极驱动信号的电压模拟结果示意图。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的液晶显示面板其具体实施方式、方法、步骤、结构、特征及功效，详细说明如后。

有关本发明的前述及其他技术内容、特点与功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚的呈现。通过具体实施方式的说明，当可对本发明为达成预定目的所采取的技术手段及功效得以更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。

尽管本发明使用第一、第二、第三等术语来描述不同的元件、信号、端口、组件或部分，但是这些元件、信号、端口、组件或部分并不受这些术语的限制。这些术语仅是用来将一个元件、信号、端口、组件或部分与另一个元件、信号、端口、组件或部分区分开来。在本发明中，一个元件、端口、组件或部分与另一个元件、端口、组件或部分“相连”、“连接”，可以理解为直接电性连接，或者也可以理解为存在中间元件的间接电性连接。除非另有定义，否则本发明所使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员所通常理解的意思。

本发明的栅极驱动电路(也称为移位寄存器)包括多级栅极驱动单元(也称为移位寄存单元)，每一级的栅极驱动单元分别与显示面板上的每一行栅极线对应电性连接，从而将栅极驱动信号依序逐次施加到每行栅极线上，以驱动对应栅极线上的像素单元。其中，每个像素单元包括TFT、液晶电容、存储电容。当像素单元中的TFT的栅极接收到高电位的栅极驱动信号时，TFT的漏极与源极导通，数据线输出的数据信号被充至液晶电容(像素电极与公共电极之间形成的电容)，当像素单元中的TFT的栅极接收到低电位的栅极驱动信号时，TFT被关闭，已充入液晶电容的数据信号由存储电容保持，从而根据存储电容保持的信号的差值改变液晶的状态，从而控制液晶的透光率，以显示不同的灰阶。其中，存储电容采用位于栅极线上的结构(也称Cs on gate)，即存储电容位于像素电极与下一行的栅极线之间。栅极驱动单元之间的连接关系将在下文中做详细阐述。

图2为本发明第一实施例的栅极驱动电路中的第n级栅极驱动单元的电路结构示意图。本实施例栅极驱动电路，包括多级如图2所示的栅极驱动单元，第n级栅极驱动单元用于输出栅极驱动信号Gn，以分别驱动显示面板上的一行对应的栅极线。如图2所示，每级栅极驱动单元包括第一开关元件M1、第二开关元件M2、第三开关元件M3、第四开关元件M4、第五开关元件M5、第六开关元件M6、第七开关元件M7、第八开关元件M8。

其中，第一开关元件M1及第二开关元件M2构成锁存器。第三开关元件M3及第四开关元件M4构成补偿模块。第五开关元件M5、第六开关元件M6、第七开关元件M7、第八开关元件M8构成第二稳定模块。

具体的，第一开关元件M1包括第一通路端、第一控制端、第二通路端，第一通路端及第一控制端均接收第一脉冲信号。第二开关元件M2包括第三通路端、第二控制端、第四通路端，第三通路端接收第一时钟信号CLK，第二控制端与第一开关元件M1的第二通路端相连，并通过第一电容C1与第四通路端相连，第四通路端用于输出本级栅极驱动信号。

第三开关元件M3包括第五通路端、第三控制端、第六通路端，第五通路端与第二开关元件M2的第四通路端相连，第三控制端接收第二脉冲信号，第六通路端接收第一参考低电压VGL。第四开关元件M4包括第七通路端、第四控制端、第八通路端，第七通路端与第一开关元件M1的第二通路端相连，第四控制端接收第二脉冲信号，第八通路端接收第二参考低电压VSS。

第五开关元件M5包括第九通路端、第五控制端、第十通路端，第九通路端与第二开关元件M2的第四通路端相连，第十通路端接收第一参考低电压VGL。第六开关元件M6包括第十一通路端、第六控制端、第十二通路端，第十一通路端与第一开关元件M1的第二通路端相连，第六控制端与第五开关元件M5的第五控制端相连，第十二通路端接收第二参考低电压VSS。第七开关元件M7包括第十三通路端、第七控制端、第十四通路端，第十三通路端及第七控制端接收第一低频信号LC1，第十四通路端与第六开关元件M6的第六控制端相连。第八开关元件M8包括第十五通路端、第八控制端、第十六通路端，第十五通路端与第六开关元件M6的第六控制端相连，第八控制端与第一开关元件M1的第二通路端相连，第十六通路端接收第二参考低电压VSS。

其中，第一时钟信号CLK的低电平的电位小于第一参考低电压VGL的电位，从而使得每级栅极驱动单元输出的栅极驱动信号被拉低至第一时钟信号CLK的低电平后，其能通过补偿模块被第一参考低电平拉高，进而使得每级栅极驱动单元对应的像素单元的馈通电压均能通过本级栅极驱动单元及上一级栅极驱动单元输出的三阶电位的栅极驱动信号而得到补偿，从而使得像素电极能充电至所需的电压。

在本发明一实施方式中，每级栅极驱动单元的稳定模块还包括第九开关元件M9、第十开关元件M10、第十一开关元件M11、第十二开关元件M12、第十三开关元件M13及第十四开关元件M14。第九开关元件M9包括第十七通路端、第九控制端、第十八通路端，第九控制端接收第一低频信号LC1，第十八通路端接收第二参考低电压VSS。第十开关元件M10包括第十九通路端、第十控制端、第二十通路端，第十九通路端与第二开关元件M2的第四通路端相连，第十控制端与第九开关元件M9的第十七通路端相连，第二十通路端接收第一参考低电压VGL。第十一开关元件M11包括第二十一通路端、第十一控制端、第二十二通路端，第二十一通路端与第一开关元件M1的第二通路端相连，第十一控制端与第十开关元件M10的第十控制端相连，第二十二通路端接收第二参考低电压VSS。第十二开关元件M12包括第二十三通路端、第十二控制端、第二十四通路端，第二十三通路端及第十二控制端接收第二低频信号LC2，第二十四通路端与第十一开关元件M11的第十一控制端相连。

第十三开关元件M13包括第二十五通路端、第十三控制端、第二十六通路端，第二十五通路端与第十一开关元件M11的第十一控制端相连，第十三控制端与第一开关元件M1的第二通路端相连，第二十六通路端接收第二参考低电压VSS。第十四开关元件M14包括第二十七通路端、第十四控制端、第二十八通路端，第二十七通路端与第六开关元件M6的第六控制端相连，第十四控制端接收第二低频信号LC2，第二十八通路端接收第二参考低电压VSS。

其中，第一电容C1为第二开关元件M2的第四通路端与第二控制端之间的寄生电容。当然本领域的技术人员可以理解的是，还可以在第二开关元件M2的第二控制端与第四通路端之间设置独立存储电容，此时，第一电容C1为第二开关元件M2的第四通路端与第二控制端之间的寄生电容与独立存储电容之和。

在本发明一实施方式中，若栅极驱动单元为第n级栅极驱动单元，且其输出的栅极驱动信号为Gn，则第一开关元件M1的第一控制端接收的第一脉冲信号为与第n级栅极驱动单元向上相差一级的栅极驱动单元即第n-1级栅极驱动单元输出的上一级栅极驱动信号Gn-1，其中，n为整数，且n≥2。

在本发明一实施方式中，若栅极驱动单元包括N级栅极驱动单元，则第n级栅极驱动单元的第三开关元件M3的第三控制端接收的第二脉冲信号为与第n级栅极驱动单元向下相差三级的栅极驱动单元即第n+3级栅极驱动单元输出的下三级栅极驱动信号Gn+3，其中，n为整数，且0≤n≤N-3。

需要说明的是，由于第一级栅极驱动单元没有向上相差一级的栅极驱动单元，最后三级栅极驱动单元没有向下相差三级的栅极驱动单元，所以第一级栅极驱动单元级的第一脉冲信号，最后三级栅极驱动单元的第二脉冲信号均要由外部信号电路提供。

在本实施例中，第一开关元件至第十四开关元件M1～M14为N型晶体管。第一控制端至第十四控制端为栅极。第一开关元件M1的第一通路端、第二开关元件M2的第三通路端、第三开关元件M3的第五通路端、第四开关元件M4的第七通路端、第五开关元件M5的第九通路端、第六开关元件M6的第十一通路端、第七开关元件M7的第十三通路端、第八开关元件M8的第十五通路端、第九开关元件M9的第十七通路端、第十开关元件M10的第十九通路端、第十一开关元件M11的第二十一通路端、第十二开关元件M12的第二十三通路端、第十三开关元件M13的第二十五通路端及第十四开关元件M14的第二十七通路端均为漏极。第一开关元件M1的第二通路端、第二开关元件M2的第四通路端、第三开关元件M3的第六通路端、第四开关元件M4的第八通路端、第五开关元件M5的第十通路端、第六开关元件M6的第十二通路端、第七开关元件M7的第十四通路端、第八开关元件M8的第十六通路端、第九开关元件M9的第十八通路端、第十开关元件M10的第二十通路端、第十一开关元件M11的第二十二通路端、第十二开关元件M12的第二十四通路端、第十三开关元件M13的第二十六通路端及第十四开关元件的第二十八通路端均为源极。

当然，本领域技术人员可以理解的是，第一开关元件至第十四开关元件M1～M14也可以采用其他的开关元件而实现，例如P型晶体管。以下以第一开关元件M1至第十四开关元件M1～M14为N型晶体管为例来具体地介绍本发明的具体实施方式及其工作原理。

请参见图3，其为本发明第一实施例的栅极驱动电路中的第n级栅极驱动单元的时序示意图。

如图3所示，第n级栅极驱动单元接收的第一脉冲信号为第n-1级栅极驱动单元输出的栅极驱动信号Gn-1，第n级栅极驱动单元接收的第二脉冲信号为第n+3级栅极驱动单元输出的栅极驱动信号Gn+3。

在本发明一实施方式中，第一时钟信号CLK的占空比为百分之二十五。当然本发明并不以此为限。

在本发明一实施方式中，第二参考低电压VSS的电位等于第一时钟信号CLK的低电平的电位，当然本领域的技术人员可以理解的是，为了避免第二开关元件M2漏电，第二参考低电压VSS也可以小于第一时钟信号CLK的低电平的电位。

在本发明一实施方式中，第一脉冲信号Gn-1的高电平的电位为20伏特(V)，其低电平的电位为-10V，第一参考低电平VGL的电位为-6V。

每一级栅极驱动单元的工作过程分为预充电阶段、上拉阶段、下拉阶段、补偿阶段、稳定阶段5个阶段：

预充电阶段即第一阶段：第一开关元件M1的第一控制端与第一通路端接收的第一脉冲信号即向上相差一级的栅极驱动单元输出的上一级栅极驱动信号Gn-1由低电平变为高电平，第一开关元件M1导通，节点Q处的电压通过导通的第一开关元件M1被预充电，由于节点Q处的电压被预充电，第二开关元件M2导通，第八开关元件M8导通，节点QB1处的电压由高电平变为低电平，第五开关元件M5、第六开关元件M6关闭，第n级栅极驱动单元输出的栅极驱动信号Gn通过导通的第二开关元件M2由第一参考低电压VGL被拉低至第一时钟信号CLK的低电位。

上拉阶段即第二阶段：第一时钟信号CLK的电平由低变高时，由于在预充电阶段节点Q已经被预充电，因此，第二开关元件M2导通，由于第二开关元件M2的导通，且由于第一电容C1的自举作用，节点Q处的电压被进一步拉高，且节点Q处电压的进一步拉高，使得第二开关元件M2导通地更加充分，从而使得本级栅极驱动单元输出端的栅极驱动信号Gn通过导通的第二开关元件M2被第一时钟信号CLK拉高至第一时钟信号CLK的高电平的电位(例如20V)。

需要说明的是，在本发明中，可以直接采用第二开关元件M2的第四通路端与第二控制端之间的寄生电容作为第一电容C1，或者为了提升上拉效果，还可以在第二开关元件M2的第二控制端与第四通路端之间设置独立存储电容，其中，该独立存储电容与第二开关元件M2的寄生电容并联并共同作为第一电容C1，即第一电容C1等于第二开关元件M2的第四通路端与第二控制端之间的寄生电容与独立存储电容之和。

下拉阶段即第三阶段：第一时钟信号CLK由高电平变为低电平，由于在上拉阶段节点Q处电压的被进一步拉高，第二开关元件M2及第八开关元件M8处于导通状态，第n级栅极驱动单元输出的栅极驱动信号Gn通过导通的第二开关元件M2被拉低至第一时钟信号CLK的低电平的电位(例如-10V)，节点Q通过导通的第八开关元件M8被拉低。

补偿阶段即第四阶段：第二脉冲信号即向下相差三级的栅极驱动单元输出的栅极驱动信号Gn+3由低电平变为高电平，第三开关元件M3及第四开关元件M4均导通，第n级栅极驱动单元输出的栅极驱动信号Gn通过导通的第三开关元件M3由第一时钟信号CLK的低电平的电位(例如-10V)被拉高至第一参考低电压VGL的电位(例如-6V)，节点Q通过导通的第四开关元件M4被拉低至第二参考低电压VSS的电位(例如-10V)。

稳定阶段即第五阶段：由于第一低频信号LC1为高电平(在下一帧第二低频信号LC2为高电平)，因此，节点QB1和节点QB2交替为高电平，故，第六开关元件M6与第十一开关元件M11交替导通，从而使得节点Q处的电压通过导通的第六开关元件M6或导通的第十一开关元件M11被维持在第二参考低电压VSS的电位(例如-10V)，此外，第五开关元件M5与第十开关元件M10交替导通，从而使得栅极驱动信号Gn通过导通的第五开关元件M5或导通的第十开关元件M10被维持在第一参考低电压VGL的电位(例如-6V)。

由上述描述可知，第n级栅极驱动单元输出的栅极驱动信号Gn在第一阶段通过导通的第二开关元件M2由第一参考低电压VGL被拉低至第一时钟信号CLK的低电位(例如-10V)，在第二阶段通过导通的第二开关元件M2被第一时钟信号CLK拉高至第一时钟信号CLK的高电平的电位(例如20V)，在第三阶段通过导通的第二开关元件M2被拉低至第一时钟信号CLK的低电平的电位(例如-10V)，在第四阶段通过导通的第三开关元件M3由第一时钟信号CLK的低电平的电位(例如-10V)被拉高至第一参考低电压VGL的电位(例如-6V)，在第五阶段通过导通的第五开关元件M5或导通的第十开关元件M10被维持在第一参考低电压VGL的电位(例如-6V)。故，第n级栅极驱动单元输出的栅极驱动信号Gn为三阶电位(第一脉冲信号的高电平的电位、第一脉冲信号的低电平的电位、第一参考低电压的电位)信号。

以四级栅极驱动单元为例，如图4所示，图4为本发明第一实施例的栅极驱动电路中的四级栅极驱动单元的电路结构示意图，其介绍了第一级栅极驱动单元X1、第二级栅极驱动单元X2、第三级栅极驱动单元X3、第四级栅极驱动单元X4的驱动原理，图5为本发明第一实施例的栅极驱动电路中的四级栅极驱动单元的时序示意图。请同时参考图4及图5，图4所示的每一级栅极驱动单元用于接收向上相差一级的栅极驱动单元输出的上一级栅极驱动信号Gn-1，及向下相差三级的栅极驱动单元输出的下三级栅极驱动信号Gn+3。且如图4所示，第一级栅极驱动单元X1没有向上相差一级的栅极驱动单元，因此，第一级栅极驱动单元X1接收第一外部信号源STV1提供的信号作为第一脉冲信号。第二级栅极驱动单元X2、第三级栅极驱动单元X3、第四级栅极驱动单元X4没有向下相差三级的栅极驱动单元，因此，第二级栅极驱动单元X2、第三级栅极驱动单元X3、第四级栅极驱动单元X4分别接收的第二外部信号源STV2、第三外部信号源STV3、第四外部信号源STV4提供的信号作为第二脉冲信号，第一级栅极驱动单元X1、第二级栅极驱动单元X2、第三级栅极驱动单元X3、第四级栅极驱动单元X4依次接收到第一脉冲信号CLKA、第一脉冲信号CLKB、第一脉冲信号CLKC、第一脉冲信号CLKD，且第一脉冲信号CLKA早于第一脉冲信号CLKB，第一脉冲信号CLKB早于第一脉冲信号CLKC，第一脉冲信号CLKC早于第一脉冲信号CLKD，因而第一级栅极驱动单元X1、第二级栅极驱动单元X2、第三级栅极驱动单元X3、第四级栅极驱动单元X4依次输出栅极驱动信号。

图6为本发明第一实施例的栅极驱动电路中输出的第一级栅极驱动信号及第二级栅极驱动信号的模拟结果示意图。如图6所示，第一级栅极驱动信号及第二级栅极驱动信号均为三阶电位(第一脉冲信号的高电平的电位、第一脉冲信号的低电平的电位、第一参考低电压的电位)信号。

图7为本发明第一实施例的显示装置中数据线DL上的数据信号Data的电压、像素电极pixel的电压及栅极驱动电路输出的第一级栅极驱动信号G1的电压与第二级栅极驱动信号G2的电压模拟结果示意图。请同时参考图1及图7。

在第一阶段，当第二级栅极驱动信号G2为拉高至第一脉冲信号的高电平的电位(例如20V)，则第二行栅极线GL对应的像素单元的TFT打开，像素单元的像素电极pixel通过数据线DL上的数据信号Data充电。

在第二阶段，当第二级栅极驱动信号G2由第一时序信号的高电平的电位(例如20V)被拉低至第一脉冲信号的低电平的电位(例如-10V)，第二行栅极线GL对应的像素单元的TFT关闭，像素电极pixel处于悬空状态，由于第二级栅极驱动信号G2电位的跳变即由第一时序信号的高电平的电位(例如20V)被拉低至第一脉冲信号的低电平的电位(例如-10V)，像素电极pixel因位于TFT的栅极与像素电极pixel之间的寄生电容Cgs产生馈通电压(也称feed through电压)，从而使得像素电极pixel的电压低于数据线DL提供的数据信号Data的电压，如图7所示像素电极pixel的电压大约偏离到-1.15V。

在第三阶段，由于第一级的栅极驱动信号G1的电位由第一时序信号的低电平的电位(例如-10V)被拉高至第一参考低电压的电位(例如-6V)，且第二级栅极驱动信号G2驱动的存储电容Cs的一端与第一行栅极线GL相连即存储电容Cs采用位于栅极线GL上的结构(也称Cs on gate)，故第二级栅极驱动信号对应的像素电极pixel的电位由于对应的存储电容Cs的耦合作用而升高。

在第四阶段，由于第二级栅极驱动信号G2的电位由第一时序信号的低电平的电位(例如-10V)被拉高至第一参考低电压的电位(例如-6V)，因此，第二级栅极驱动信号对应的像素电极pixel的电位由于对应的寄生电容Cgs而再次升高。

具体地，假设第一脉冲信号的高电平为VGH、第一脉冲信号的低电平为CLKL、第一参考低电平的电位为VGL。

则在第二阶段，第二级栅极驱动信号G2对应的TFT关闭，经过寄生电容Cgs耦合像素电极pixel而产生feed through电压，feed through电压ΔV1＝(VGH-VCLKL)×Cgs/(Cgs+CLc+Cs)，式中CLc为液晶电容，不同灰阶下有不同的值。

在第三阶段，由于第一级的栅极驱动信号G1的电位由第一时序信号的低电平的电位CLKL被拉高至第一参考低电压的电位VGL，经过存储电容Cs影响了像素电极pixel的电压，变化量为ΔV2＝(VGL-VCLKL)×Cs/(Cgs+Clc+Cs)。

在第四阶段，由于第二级栅极驱动信号G2的电位由第一时序信号的低电平的电位CLKL被拉高至第一参考低电压的电位VGL，经过寄生电容Cgs影响了像素电极pixel的电压，变化量为ΔV3＝(VGL-VCLKL)×Cgs/(Cgs+CLc+Cs)。

因此，当ΔV1＝(ΔV2+ΔV3)时，可以实现像素电极pixel的电压的完美补偿即像素电极pixel的电压不受寄生电容Cgs的影响。此时：(VGH-VCLKL)×Cgs/(Cgs+CLc+Cs)＝(VGL-VCLKL)×Cs/(Cgs+CLc+Cs)+(VGL-VCLKL)×Cgs/(Cgs+CLc+Cs)。简化可得(VGH-VCLKL)×Cgs＝(VGL-VCLKL)×(Cs-Cgs)，最终可得：(VGH-VGL)×Cgs＝(VGL-VCLKL)×Cs，由上面的公式可以看出实现像素电极pixel的电压的完美补偿与液晶电容CLc的大小无关，且可以通过存储电容Cs的容值及寄生电容Cgs的容值，对第一时钟信号的高电平的电位VGH、第一时钟信号的低电平的低电位CLKL、第一参考低电压的电位VGL的大小进行设置，以使得像素电极pixel的电压不受寄生电容Cgs的影响，从而显示预设的灰阶。

以上仅仅以第一级栅极驱动单元与第二级栅极驱动单元为例进行说明，其他相邻的两个栅极驱动单元(例如第二级栅极驱动单元与第三级栅极驱动单元)之间的补偿原理与其类似，在此不再赘述。

综上所述，本发明的栅极驱动电路的每级栅极驱动单元对应的像素单元的储存电容位于下一行的栅极线与像素电极之间，且每级栅极驱动单元均能输出三阶电位的栅极驱动信号，因此，每级栅极驱动单元对应的像素单元的馈通电压均能通过本级栅极驱动单元及上一级栅极驱动单元输出的三阶电位的栅极驱动信号而得到补偿，从而使得像素电极能充电至所需的电压。

本发明还提供一种显示装置，其包括栅极驱动电路。本发明的栅极驱动电路(也称为移位寄存器)包括多级如图2所示的栅极驱动单元(也称为移位寄存单元)，每一级的栅极驱动单元分别与显示面板上的每一行栅极线对应电性连接，从而将栅极驱动信号依序逐次施加到每行栅极线上，以驱动对应栅极线上的像素单元。其中，每个像素单元包括TFT、液晶电容、存储电容。当像素单元中的TFT的栅极接收到高电位的栅极驱动信号时，TFT的漏极与源极导通，数据线输出的数据信号被充至液晶电容(像素电极与公共电极之间形成的电容)，当像素单元中的TFT的栅极接收到低电位的栅极驱动信号时，TFT被关闭，已充入液晶电容的数据信号由存储电容保持，从而根据存储电容保持的信号的差值改变液晶的状态，从而控制液晶的透光率，以显示不同的灰阶。其中，存储电容采用位于栅极线上的结构(也称Cs on gate)，即存储电容位于像素电极与下一行的栅极线之间。

其中，第n级栅极驱动单元用于输出栅极驱动信号Gn，以分别驱动显示面板上的一行对应的栅极线。如图2所示，每级栅极驱动单元包括第一开关元件M1、第二开关元件M2、第三开关元件M3、第四开关元件M4、第五开关元件M5、第六开关元件M6、第七开关元件M7、第八开关元件M8。

其中，第一开关元件M1及第二开关元件M2构成锁存器。第三开关元件M3及第四开关元件M4构成补偿模块。第五开关元件M5、第六开关元件M6、第七开关元件M7、第八开关元件M8构成第二稳定模块。

具体的，第一开关元件M1包括第一通路端、第一控制端、第二通路端，第一通路端及第一控制端均接收第一脉冲信号。第二开关元件M2包括第三通路端、第二控制端、第四通路端，第三通路端接收第一时钟信号CLK，第二控制端与第一开关元件M1的第二通路端相连，并通过第一电容C1与第四通路端相连，第四通路端用于输出本级栅极驱动信号。

第三开关元件M3包括第五通路端、第三控制端、第六通路端，第五通路端与第二开关元件M2的第四通路端相连，第三控制端接收第二脉冲信号，第六通路端接收第一参考低电压VGL。第四开关元件M4包括第七通路端、第四控制端、第八通路端，第七通路端与第一开关元件M1的第二通路端相连，第四控制端接收第二脉冲信号，第八通路端接收第二参考低电压VSS。

第五开关元件M5包括第九通路端、第五控制端、第十通路端，第九通路端与第二开关元件M2的第四通路端相连，第十通路端接收第一参考低电压VGL。第六开关元件M6包括第十一通路端、第六控制端、第十二通路端，第十一通路端与第一开关元件M1的第二通路端相连，第六控制端与第五开关元件M5的第五控制端相连，第十二通路端接收第二参考低电压VSS。第七开关元件M7包括第十三通路端、第七控制端、第十四通路端，第十三通路端及第七控制端接收第一低频信号LC1，第十四通路端与第六开关元件M6的第六控制端相连。第八开关元件M8包括第十五通路端、第八控制端、第十六通路端，第十五通路端与第六开关元件M6的第六控制端相连，第八控制端与第一开关元件M1的第二通路端相连，第十六通路端接收第二参考低电压VSS。

其中，第一时钟信号CLK的低电平的电位小于第一参考低电压VGL的电位，从而使得每级栅极驱动单元输出的栅极驱动信号被拉低至第一时钟信号CLK的低电平后，其能通过补偿模块被第一参考低电平拉高，进而使得每级栅极驱动单元对应的像素单元的馈通电压均能通过本级栅极驱动单元及上一级栅极驱动单元输出的三阶电位的栅极驱动信号而得到补偿，从而使得像素电极能充电至所需的电压。

在本发明一实施方式中，每级栅极驱动单元的稳定模块还包括第九开关元件M9、第十开关元件M10、第十一开关元件M11、第十二开关元件M12、第十三开关元件M13及第十四开关元件M14。第九开关元件M9包括第十七通路端、第九控制端、第十八通路端，第九控制端接收第一低频信号LC1，第十八通路端接收第二参考低电压VSS。第十开关元件M10包括第十九通路端、第十控制端、第二十通路端，第十九通路端与第二开关元件M2的第四通路端相连，第十控制端与第九开关元件M9的第十七通路端相连，第二十通路端接收第一参考低电压VGL。第十一开关元件M11包括第二十一通路端、第十一控制端、第二十二通路端，第二十一通路端与第一开关元件M1的第二通路端相连，第十一控制端与第十开关元件M10的第十控制端相连，第二十二通路端接收第二参考低电压VSS。第十二开关元件M12包括第二十三通路端、第十二控制端、第二十四通路端，第二十三通路端及第十二控制端接收第二低频信号LC2，第二十四通路端与第十一开关元件M11的第十一控制端相连。

第十三开关元件M13包括第二十五通路端、第十三控制端、第二十六通路端，第二十五通路端与第十一开关元件M11的第十一控制端相连，第十三控制端与第一开关元件M1的第二通路端相连，第二十六通路端接收第二参考低电压VSS。第十四开关元件M14包括第二十七通路端、第十四控制端、第二十八通路端，第二十七通路端与第六开关元件M6的第六控制端相连，第十四控制端接收第二低频信号LC2，第二十八通路端接收第二参考低电压VSS。

其中，第一电容C1为第二开关元件M2的第四通路端与第二控制端之间的寄生电容。当然本领域的技术人员可以理解的是，还可以在第二开关元件M2的第二控制端与第四通路端之间设置独立存储电容，此时，第一电容C1为第二开关元件M2的第四通路端与第二控制端之间的寄生电容与独立存储电容之和。

在本发明一实施方式中，若栅极驱动单元为第n级栅极驱动单元，且其输出的栅极驱动信号为Gn，则第一开关元件M1的第一控制端接收的第一脉冲信号为与第n级栅极驱动单元向上相差一级的栅极驱动单元即第n-1级栅极驱动单元输出的上一级栅极驱动信号Gn-1，其中，n为整数，且n≥2。

在本发明一实施方式中，若栅极驱动单元包括N级栅极驱动单元，则第n级栅极驱动单元的第三开关元件M3的第三控制端接收的第二脉冲信号为与第n级栅极驱动单元向下相差三级的栅极驱动单元即第n+3级栅极驱动单元输出的下三级栅极驱动信号Gn+3，其中，n为整数，且0≤n≤N-3。

需要说明的是，由于第一级栅极驱动单元没有向上相差一级的栅极驱动单元，最后三级栅极驱动单元没有向下相差三级的栅极驱动单元，所以第一级栅极驱动单元级的第一脉冲信号，最后三级栅极驱动单元的第二脉冲信号均要由外部信号电路提供。

本发明的栅极驱动电路及显示装置接收的每级栅极驱动单元对应的像素单元的储存电容Cs位于下一行的栅极线与像素电极之间，且每级栅极驱动单元均能输出三阶电位的栅极驱动信号，因此，每级栅极驱动单元对应的像素单元的馈通电压均能通过本级栅极驱动单元及上一级栅极驱动单元输出的三阶电位的栅极驱动信号而得到补偿，从而使得像素电极能充电至所需的电压。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种栅极驱动电路，包括多个栅极驱动单元，其中每级栅极驱动单元用于分别驱动显示面板上对应的一行栅极线，以驱动对应栅极线上的像素单元，所述像素单元的储存电容位于下一行的栅极线与像素电极之间，其特征在于，所述每级栅极驱动单元包括：

锁存器，所述锁存器包括：

第一开关元件，包括第一通路端、第一控制端、第二通路端，所述第一通路端及所述第一控制端均接收第一脉冲信号；及

第二开关元件，包括第三通路端、第二控制端、第四通路端，所述第三通路端接收第一时钟信号，所述第二控制端与所述第一开关元件的所述第二通路端相连，并通过第一电容与所述第四通路端相连，所述第四通路端用于输出本级栅极驱动信号；

补偿模块，所述补偿模块包括：

第三开关元件，包括第五通路端、第三控制端、第六通路端，所述第五通路端与所述第二开关元件的所述第四通路端相连，所述第三控制端接收第二脉冲信号，第六通路端接收第一参考低电压；及

第四开关元件，包括第七通路端、第四控制端、第八通路端，所述第七通路端与所述第一开关元件的所述第二通路端相连，第四控制端接收所述第二脉冲信号，所述第八通路端接收第二参考低电压；及

稳定模块，所述稳定模块包括：

第五开关元件，包括第九通路端、第五控制端、第十通路端，所述第九通路端与所述第二开关元件的所述第四通路端相连，所述第十通路端接收所述第一参考低电压；

第六开关元件，包括第十一通路端、第六控制端、第十二通路端，所述第十一通路端与所述第一开关元件的所述第二通路端相连，所述第六控制端与所述第五开关元件的所述第五控制端相连，第十二通路端接收所述第二参考低电压；

第七开关元件，包括第十三通路端、第七控制端、第十四通路端，所述第十三通路端及所述第七控制端接收第一低频信号，所述第十四通路端与所述第六开关元件的所述第六控制端相连；及

第八开关元件，包括第十五通路端、第八控制端、第十六通路端，所述第十五通路端与所述第六开关元件的第六控制端相连，所述第八控制端与所述第一开关元件的所述第二通路端相连，所述第十六通路端接收所述第二参考低电压；

其中，所述第一时钟信号的低电平的电位小于所述第一参考低电压的电位；

其中，所述稳定模块还包括第十四开关元件，所述第十四开关元件包括第二十七通路端、第十四控制端、第二十八通路端，所述第二十七通路端与所述第六开关元件的所述第六控制端及所述第五开关元件的第五控制端相连，所述第十四控制端接收第二低频信号，所述第二十八通路端接收所述第二参考低电压，所述第二低频信号与所述第一低频信号交替为高电平。

2.如权利要求1所述的栅极驱动电路，其特征在于，所述每级栅极驱动单元的所述稳定模块还包括：

第九开关元件，包括第十七通路端、第九控制端、第十八通路端，所述第九控制端接收所述第一低频信号，所述第十八通路端接收所述第二参考低电压；

第十开关元件，包括第十九通路端、第十控制端、第二十通路端，所述第十九通路端与所述第二开关元件的所述第四通路端相连，所述第十控制端与所述第九开关元件的所述第十七通路端相连，所述第二十通路端接收所述第一参考低电压；

第十一开关元件，包括第二十一通路端、第十一控制端、第二十二通路端，所述第二十一通路端与所述第一开关元件的所述第二通路端相连，所述第十一控制端与所述第十开关元件的所述第十控制端相连，第二十二通路端接收所述第二参考低电压；

第十二开关元件，包括第二十三通路端、第十二控制端、第二十四通路端，所述第二十三通路端及所述第十二控制端接收第二低频信号，所述第二十四通路端与所述第十一开关元件的所述第十一控制端相连；

第十三开关元件，包括第二十五通路端、第十三控制端、第二十六通路端，所述第二十五通路端与所述第十一开关元件的所述第十一控制端相连，所述第十三控制端与所述第一开关元件的所述第二通路端相连，所述第二十六通路端接收所述第二参考低电压。

3.如权利要求1所述的栅极驱动电路，其特征在于，所述第一电容为所述第二开关元件的所述第四通路端与所述第二控制端之间的寄生电容。

4.如权利要求1所述的栅极驱动电路，其特征在于，所述第二开关元件的所述第二控制端与所述第四通路端之间设置有独立存储电容，所述第一电容为所述第二开关元件的所述第四通路端与所述第二控制端之间的寄生电容与所述独立存储电容之和。

5.如权利要求1所述的栅极驱动电路，其特征在于，若所述栅极驱动单元为第n级栅极驱动单元，则所述第一开关元件的所述第一控制端接收的所述第一脉冲信号为与第n级栅极驱动单元向上相差一级的栅极驱动单元输出的上一级栅极驱动信号，其中，n为整数，且n≥2。

6.如权利要求1所述的栅极驱动电路，其特征在于，若所述栅极驱动单元包括N级栅极驱动单元，则第n级栅极驱动单元的所述第三开关元件的所述第三控制端接收的所述第二脉冲信号为与第n级栅极驱动单元向下相差三级的栅极驱动单元输出的下三级栅极驱动信号，其中，n为整数，且0≤n≤N-3。

7.如权利要求1所述的栅极驱动电路，其特征在于，所述第一时钟信号的占空比为百分之二十五。

8.如权利要求2所述的栅极驱动电路，其特征在于，所述第一开关元件至所述第十四开关元件均为N型晶体管。

9.如权利要求1所述的栅极驱动电路，其特征在于，所述第二参考低电压的电位小于或等于所述第一时钟信号的低电平的电位。

10.一种显示装置，其特征在于，包括如权利要求1～9任意一项所述的栅极驱动电路。