CN103141066B - 发送电路、接收电路、发送方法、接收方法、通信***及其通信方法 - Google Patents

Abstract

为了在经信道编码的串行数据的传输中降低有效数据的发送中的编码损失并同时在发送侧和接收侧之间建立早期码元同步，发送电路在不发送有效数据的空闲时段中选择能够早期建立的第一信道编码（例如8B/10B），并发送已经通过第一信道编码而编码了的用于同步的码元。接收电路接收所述码元以建立码元同步，并保持所述码元。在有效数据的发送中，发送电路发送表示分组开始位置的码元，选择比第一信道编码具有更小的编码损失的第二信道编码（例如64B/66B），并发送已经通过第二信道编码而编码了的有效数据。在接收到表示所述分组开始位置的码元时，接收电路通过切换到使用第二信道编码方法的接收而接收有效数据。

Description

发送电路、接收电路、发送方法、接收方法、通信***及其通信方法

技术领域

本发明涉及用于使用信道编码执行通信来进行串行传输的发送电路、接收电路、发送方法、接收方法、通信***、以及用于该通信***的通信方法，并且具体地涉及用于实现同步的早期建立以及编码损失的降低的技术。

背景技术

随着用于小型化半导体装置以及加速其处理速度的技术近来的发展，装置之间或装置中提供的LSI(大规模集成电路)之间通信的数据量得到前所未有的增加。随着通信的数据量的增加，期望用于数据通信所需要的端子(焊盘(pad))的数目也增加。然而，仍然存在着对LSI中的端子数目的严格约束，其影响成本。为了利用LSI中较小数目的端子实现高速数据通信的目的，采用串行传输的接口标准已经得到广泛普及。

在串行传输的方式中，通常将关于时钟边沿的信息叠加到串行数据上。因此，必须限制由连续比特的数目表示的游程长度(run-length)，每个比特具有“0”或“1”的值。在此方式中，也期望以良好的DC平衡性(即预定时间段内值“0”或“1”的频率)执行传输。为了限制游程长度以及保持DC平衡性，在串行传输中使用信道编码。

信道编码的一个示例是码元映射，在码元映射中，将m比特的数据字符映射到n比特(m<n)的编码码元。信道编码的另一示例是扰码，在扰码中，将连续m个比特的数据字符的比特模式(pattern)随机化，以生成编码块。

专利文献1公开了8B/10B编码，作为码元映射的示例。非专利文献1公开了64B/66B编码，作为扰码的示例。

专利文献2公开了在使用扰码添加错误检测/校正比特以使得扰码中编码的字长与码元映射中的字长一致之后在码元映射与扰码之间切换的技术。

引用列表

专利文献

专利文献1：美国专利NO.4,486,739

专利文献2：WO2008/059588

非专利文献

非专利文献1：IEEE Std 802.3-2008,“Part3:Carrier Sense Multiple Accesswith Collision Detection(CSMA/CD)access method and Physical Layerspecifications”,Clause 49

发明内容

技术问题

码元映射利用通过将m比特扩展到n比特而提供的冗余。例如，在8B/10B编码中定义COM(逗点(comma))码元(K28.5)。这意味着，在码元映射中，可以定义在串行数据中具有唯一比特模式的定界符(delimiter)码元。在码元映射中，定界符码元的存在帮助检测串行数据内编码码元的第一比特。换言之，码元映射具有如下优点：通过定界符码元的存在，容易且快速地实现用于在准确的定时执行串行至并行转换的码元同步。然而，码元映射具有如下缺点：编码效率低，并因此降低了数据传送效率，这是因为通过考虑游程长度和DC平衡性而将单个数据字符映射到编码码元。

另一方面，在扰码中，将多个数据字符集合在一起，并且向其添加比要发送的数据字符的数据长度短的同步报头(header)。因此，可以说，扰码的编码效率高于码元映射的编码效率。例如，在作为码元映射的示例的8B/10B的编码中，对于每个8比特数据字符而言，冗余比特的数目是2，这导致25％(2/8)的编码损失。另一方面，在作为扰码的示例的64B/66B编码中，对于每个64比特的数据字符而言，冗余比特的数目仅是2，这导致仅约3％(64/66)的编码损失。然而，在扰码中，通过扰码将数据字符随机化，并且不能在串行数据内定义唯一的比特模式。因此，扰码在建立码元同步(块同步)上比码元映射花费更多的时间。例如，在64B/66B编码中，2个比特的同步报头被定义为“01”或“10”。为了在扰码中建立码元同步(块同步)，必须针对64或更多个连续块检测串行数据内每66个比特周期性地嵌入的同步报头。因此，考虑码元同步由于传输错误等而失败的情况以及在空闲时段中停止传输以节省电力的情况，需要用来恢复码元同步(块同步)的开销(overhead)在扰码中增加。换言之，扰码具有大大降低数据传输性能这样的问题。

考虑到上述问题，已经构思了本发明，并且，本发明目的在于实现码元同步的早期建立，并同时抑制由于码元效率的降低而导致的数据传输效率的降低。

解决问题的方案

为了解决上述问题，根据本发明的发送电路是执行信道编码并将经信道编码的串行数据经由串行信道发送到接收电路的发送电路，包括：第一编码电路，执行第一信道编码，在所述第一信道编码中，将m比特控制字符映射到n比特编码码元，m是1以上的整数且n是大于m的整数；第二编码电路，执行第二信道编码，在所述第二信道编码中，通过扰码将数据字符的比特模式随机化，以生成编码块，所述第二信道编码在建立与所述接收电路的同步上比所述第一信道编码花费更多的时间，并比所述第一信道编码具有更小的编码损失；发送控制单元，选择所述第一编码电路和所述第二编码电路中的一个用于发送；串行驱动单元，当所述发送控制单元选择所述第一编码电路时，所述串行驱动单元将所述第一编码电路所生成的编码码元转换为串行数据，并经由所述串行信道发送所述串行数据，并且，当所述发送控制单元选择所述第二编码电路时，所述串行驱动单元将所述第二编码电路所生成的编码块转换为串行数据，并经由所述串行信道发送所述串行数据，所述发送控制单元在不发送所述数据字符的时段中选择所述第一编码电路，并且在发送所述数据字符的时段中选择所述第二编码电路。

根据本发明的接收电路是如下这样的接收电路，其经由串行信道从发送电路接收经信道编码的串行数据，所述经信道编码的串行数据通过第一信道编码或第二信道编码获得，在所述第一信道编码中，将m比特控制字符映射到n比特编码码元，m是1以上的整数且n是大于m的整数，在所述第二信道编码中，通过扰码将数据字符的比特模式随机化以生成编码块，所述第二信道编码在建立同步上比所述第一信道编码花费更多时间，并比所述第一信道编码具有更小的编码损失，所述接收电路包括：第一解码电路，将所述编码码元解码为所述控制字符；第二解码电路，通过解扰将所述编码块解码为所述数据字符；接收控制单元，选择所述第一解码电路和所述第二解码电路中的一个用于接收；以及串行接收单元，将经由所述串行信道接收的所述经信道编码的串行数据转换为并行数据，并将所述并行数据输出到所述第一解码电路和所述第二解码电路中由所述接收控制单元选择的一个，所述接收控制单元在不接收所述编码块的时段中选择所述第一解码电路，以及在接收所述编码块的时段中选择所述第二解码电路。

根据本发明的通信***是经由串行信道从发送电路向接收电路发送经信道编码的串行数据的通信***。所述发送电路包括：第一编码电路，执行第一信道编码，在所述第一信道编码中，将m比特控制字符映射到n比特编码码元，m是1以上的整数且n是大于m的整数；第二编码电路，执行第二信道编码，在所述第二信道编码中，通过扰码将数据字符的比特模式随机化以生成编码块，所述第二信道编码在建立与所述接收电路的同步上比所述第一信道编码花费更多的时间，并比所述第一信道编码具有更小的编码损失；发送控制单元，选择所述第一编码电路和所述第二编码电路中的一个用于发送；以及串行驱动单元，当所述发送控制单元选择所述第一编码电路时，所述串行驱动单元将所述第一编码电路所生成的编码码元转换为串行数据，并经由所述串行信道发送所述串行数据，并且，当所述发送控制单元选择所述第二编码电路时，所述串行驱动单元将所述第二编码电路所生成的编码块转换为串行数据，并经由所述串行信道发送所述串行数据，所述发送控制单元在不发送所述数据字符的时段中选择所述第一编码电路，并且在发送所述数据字符的时段中选择所述第二编码电路。所述接收电路包括：第一解码电路，将所述编码码元解码为所述控制字符；第二解码电路，通过解扰将所述编码块解码为所述数据字符；接收控制单元，选择所述第一解码电路和所述第二解码电路中的一个用于接收；以及串行接收单元，将经由所述串行信道接收的所述经信道编码的串行数据转换为并行数据，并将所述并行数据输出到所述第一解码电路和所述第二解码电路中由所述接收控制单元选择的一个，并且，所述接收控制单元在不接收所述编码块的时段中选择所述第一解码电路，以及在接收所述编码块的时段中选择所述第二解码电路。

根据本发明的通信方法是在通信***中使用的通信方法，所述通信***经由串行信道从发送电路向接收电路发送经信道编码的串行数据，信道编码包括：第一信道编码，其中将m比特的控制字符映射到n比特编码码元，m是1以上的整数且n是大于m的整数；以及第二信道编码，其中通过扰码将数据字符的比特模式随机化，以生成编码块，所述第二信道编码在建立所述发送电路与所述接收电路之间的同步上比所述第一信道编码花费更多的时间，并比所述第一信道编码具有更小的编码损失，并且，所述在所述通信***中使用的通信方法在所述第一信道编码和所述第二信道编码之间切换的同时发送所述经信道编码的串行数据，并且在不发送所述编码块的时段中使用所述第一信道编码，并在发送所述编码块的时段中使用所述第二信道编码。

根据本发明的发送方法是在发送电路中使用的发送方法，所述发送电路执行信道编码，并经由串行信道向接收电路发送经信道编码的串行数据，所述发送方法包括：第一编码步骤，执行第一信道编码，在所述第一信道编码中将m比特控制字符映射到n比特编码码元，m是1以上的整数且n是大于m的整数；第二编码步骤，执行第二信道编码，在所述第二信道编码中，通过扰码将数据字符的比特模式随机化以生成编码块，所述第二信道编码在建立与所述接收电路的同步上比所述第一信道编码花费更多的时间，并比所述第一信道编码具有更小的编码损失；发送控制步骤，通过选择所述第一信道编码和所述第二信道编码中的一个用于发送而控制发送；发送步骤，当所述发送控制步骤选择所述第一信道编码时，将所述第一编码步骤所生成的编码码元转换为串行数据，并经由所述串行信道发送所述串行数据，并且，当所述发送控制步骤选择所述第二信道编码时，将所述第二编码步骤所生成的编码块转换为串行数据，并经由所述串行信道发送所述串行数据，所述发送控制步骤在不发送所述数据字符的时段中选择所述第一信道编码，并且在发送所述数据字符的时段中选择所述第二信道编码。

根据本发明的接收方法是在接收电路中使用的接收方法，所述接收电路经由串行信道从发送电路接收经信道编码的串行数据，所述经信道编码的串行数据通过第一信道编码或第二信道编码获得，在所述第一信道编码中，将m比特控制字符映射到n比特编码码元，m是1以上的整数且n是大于m的整数，在所述第二信道编码中，通过扰码将数据字符的比特模式随机化以生成编码块，所述第二信道编码在建立同步上比所述第一信道编码花费更多时间，并比所述第一信道编码具有更小的编码损失，所述接收方法包括：第一解码步骤，由包括在所述接收电路中的第一解码电路将所述编码码元解码为所述控制字符；第二解码步骤，由包括在所述接收电路中的第二解码电路通过解扰将所述编码块解码为所述数据字符；接收控制步骤，选择所述第一解码电路和所述第二解码电路中的一个用于接收；以及输出步骤，将经由所述串行信道接收的所述经信道编码的串行数据转换为并行数据，并将所述并行数据输出到所述第一解码电路和所述第二解码电路中由所述接收控制步骤选择的一个，所述接收控制步骤在不接收所述编码块的时段中选择所述第一解码电路，以及在接收所述编码块的时段中选择所述第二解码电路。

本发明的有益效果

本发明在抑制由于编码效率的降低而导致的数据传送效率的降低的同时实现码元同步的早期建立。

附图说明

图1是示出根据实施例的通信***的总体结构的示例的框图。

图2是示出根据实施例的通信***中的发送电路的详细结构的示例的框图。

图3是示出根据实施例的通信***中的接收电路的详细结构的示例的框图。

图4分别示出根据实施例的通信***中的扰码单元和解扰单元的结构的示例。

图5是示出8B/10B编码中特殊码元的功能分配的表。

图6示出在根据实施例的通信***中用于控制的码元组的示例。

图7是示出根据实施例的通信***的操作的示例的时序图。

图8是示出根据第一变型例的通信***的、从节电状态的恢复操作的时序图。

图9是示出根据第一变型例的通信***的、向节电状态的转变操作的时序图。

图10是示出根据第二变型例的通信***中的发送电路的详细结构的示例的框图。

图11是示出根据第二变型例的通信***中的接收电路的详细结构的示例的框图。

图12是示出根据第二变型例的通信***的操作的示例的时序图。

图13是示出根据第三变型例的通信***中的发送电路的详细结构的示例的框图。

图14是示出根据第三变型例的通信***中的接收电路的详细结构的示例的框图。

图15各自示出根据第三变型例的通信***所使用的编码帧的结构的示例。

图16是示出根据第三变型例的通信***的数据传输开始之前的操作的示例的时序图。

图17是示出根据第三变型例的通信***的、向空闲时段的转变操作的示例的时序图。

具体实施方式

<实施例>

下面参照附图描述作为本发明的实施例的通信***。

图1是示出通信***的结构的示例的框图。

如图1中所示，通信***包括主机装置100和目标装置110。主机装置100和目标装置110经由串行信道121和122彼此连接。

串行信道121和122各自是一对信号线，用于以差动信号方式进行数据传输。串行信道121包括信号线D0+和D0-，并被用于执行从主机装置100向目标装置110的数据传输。同样地，串行信道122包括信号线D1+和D1-，并被用于执行从目标装置110向主机装置100的数据传输。在传输差动信号的情况中，原则上，相对于穿过信号线D0+和D1+的信号的反相信号穿过相应的信号线D0-和D1-。

主机装置100包括数据处理单元101、接口电路102、D0+端子106、D0-端子107、D1+端子108、以及D1-端子109。

数据处理单元101使用接口电路102执行数据传输中的数据处理。例如，数据处理单元101指定要发送的数据并将指定的数据传输到接口电路102，或者对从接口电路102传输的数据执行处理。

接口电路102包括发送电路103、PLL(锁相环)104、和接收电路105。

在不向目标装置110发送实际数据(也称为有效数据或分组载荷(payload))的空闲时段中，发送电路103执行8B/10B编码，以向目标装置110发送控制信号等。另一方面，在向目标装置110发送从数据处理单元101接收的实际数据的时段中，发送电路103执行扰码以向目标装置110发送实际数据。稍后利用图2描述发送电路103的详细结构。

PLL 104生成用于接口电路102执行数据传输的时钟。

接收电路105经由D1+端子108和D1-端子109接收从目标装置110向串行信道122发送的差动信号，并解码控制信号或实际数据。接收电路105接收使用8B/10B编码进行编码的控制信号，并使用8B/10B编码来解码所接收的控制信号。在接收实际数据的时段中，接收电路105将编码方式切换到扰码，以解码所接收的实际数据。

目标装置110包括后端单元111、接口电路112、D0+端子116、D0-端子117、D1+端子118、以及D1-端子119。

后端单元111使用接口电路112执行数据传输中的数据处理。后端单元111从记录介质(未示出)读取要发送的数据并将所读取的数据输出到接口电路112，或者将从接口电路112输出的数据写入到记录介质中。

接口电路112包括接收电路113、PLL 114、以及发送电路115。

接收电路113经由D0+端子116和D0-端子117接收从主机装置100向串行信道121发送的差动信号，并执行解码。接收电路113接收使用8B/10B编码进行编码的控制信号，并使用8B/10B编码来解码所接收的控制信号。在接收实际数据的时段中，接收电路113将编码方式切换到扰码，以解码所接收的实际数据。稍后利用图3描述接收电路113的细节。

PLL 114生成用于接口电路112执行数据传输的时钟。

在不向主机装置100发送实际数据(分组载荷)的空闲时段中，发送电路115通过来自后端单元111的指令向主机装置100发送使用8B/10B编码进行编码的控制信号等。发送电路115使用差动信号经由D1+端子118和D1-端子119向主机装置100发送使用8B/10B编码进行编码的控制信号等。另一方面，当向主机装置100发送从后端单元111接收的实际数据时，发送电路115使用扰码来编码实际数据，并将经编码的实际数据发送到主机装置100。发送电路115使用差动信号经由D1+端子118和D1-端子119向主机装置100发送使用扰码编码的实际数据。

图2示出了包含在主机装置100中的发送电路103的详细结构的示例。下面利用图2描述发送电路103。除了不是从数据处理单元101而是从后端单元111输入发送数据、以及发送数据输出到的端子不同之外，包含在目标装置110中的发送电路115具有与发送电路103同样的结构。因此，省略对发送电路115的详细结构的示例的描述。

如图2中所示，发送电路103包括第一编码电路201、第二编码电路202、发送控制单元203、以及串行驱动单元204。

第一编码电路201将从发送控制单元203输入的8比特控制字符(TXC：TX控制字符)映射到10比特编码码元。此外，第一编码电路201向串行驱动单元204输出作为映射的结果而生成的10比特编码码元。

第二编码电路202从发送控制单元203接收连续8比特的数据字符(TXD：TXD数据字符)作为输入。第二编码电路202根据预定扰码多项式，将所输入的连续8比特的数据字符(TXD：TX数据字符)扰码为8比特编码块。此外，第二编码电路202将所生成的8比特编码块输出到串行驱动单元204。

在不存在经由发送总线(TBUS)的发送请求的空闲时段中，发送控制单元203通过将发送选择信号(TSEL)设定为低而选择第一编码电路201。如这里所使用的，措辞“发送控制单元203选择第一编码电路201”表示发送控制单元203使得串行单元(SER：Serializer)205处理从第一编码电路201输出的编码码元。

为了在空闲时段中发送编码码元，发送控制单元203将8比特控制字符(TXC)输出到第一编码电路201。发送控制单元203使用彼此组合的D码元和K码元，作为已经使用8B/10B编码进行了编码的编码码元。D码元表示常规数据字节，而K码元是用于控制的码元。在此情况中，发送控制单元203也输出1比特编码模式(TXM：TX编码模式)，用于识别D码元和K码元中字符被编码为的一个。

当存在经由发送总线(TBUS)的发送请求时，发送控制单元203通过在输出表示分组的开始位置的编码码元(SOP：分组的开始)时将发送选择信号(TSEL)设定为高而将编码电路切换到第二编码电路202。发送控制单元203接着将经由发送总线(TBUS)发送的发送数据(分组载荷)作为8比特数据字符(TXD)输出到第二编码电路202。发送控制单元203通过在发送终止(terminate)分组载荷的编码块时再次将发送选择信号(TSEL)设定为低而将编码电路切换到第一编码电路201。发送控制单元203通过发送表示分组的结束位置的编码码元而完成分组发送。

发送控制单元203中存储预定分组尺寸(例如512字节)作为要发送到接收电路113的有效数据的分组的数据尺寸。在发送上述数据尺寸的分组时，发送控制单元203从第二编码电路202切换到第一编码电路201。换言之，发送控制单元203将发送选择信号(TSEL)从高切换到低。当存在经由发送总线(TBUS)发送的任何剩余有效数据时，发送控制单元203再次发送SOP，并接着从第一编码电路201切换到第二编码电路202，以执行数据传输。

串行驱动单元204将并行数据转换为串行数据，并经由串行信道121输出串行数据。串行驱动单元204包括SER 205和差动驱动单元206。

SER 205根据从发送控制单元203发送的发送选择信号(TSEL)所表示的指令，选择从第一编码电路201输出的信号以及从第二编码电路202输出的信号中的一个。此外，SER 205将输入其中的编码码元或编码块转换为串行数据，并将串行数据发送到差动驱动单元206。具体地，SER 205在发送选择信号(TSEL)表示低时选择从第一编码电路201输出的信号，并且在发送选择信号(TSEL)表示高时选择从第二编码电路202输出的信号。

差动驱动单元206将从SER 205输出的串行信号转换为差动信号，并且经由D0+端子106和D0-端子107将差动信号输出到串行信道121。

差动驱动单元206可以一般包括由恒流源操作的模拟电路。差动驱动单元206因此甚至在不发送有效数据的空闲时段中也消耗电力。为此原因，发送控制单元203还具有控制用于串行驱动单元204的使能信号(TXEN)的功能，使得在空闲时段中停止发送操作。当通过将使能信号(TXEN)设定为低而停止发送操作时，差动驱动单元206将构成串行信道121的两条信号线上的电势都拉高或拉低，以便将差动振幅设定为0V，差动振幅是流过两条信号线的信号的电势之间的差。例如，差动驱动单元206可以通过将差动驱动单元206的输出电势固定在地电平而拉低所述电势。替代地，差动驱动单元206可以通过进入高阻抗状态并使用独立的拉低电阻将差动驱动单元206的输出电势固定到地电平而拉低所述电势。此外，拉高电阻可以包括由半导体芯片内的晶体管形成的片上电阻。

图3示出了接收电路113的详细结构的示例。下面利用图3描述接收电路113。注意，除了不是从数据处理单元101而是从后端单元111输出接收数据、以及接收所述接收数据的端子不同之外，接收电路105具有与接收电路113同样的结构。因此，省略对接收电路105的详细结构的示例的描述。

如图3中所示，接收电路113包括串行接收单元301、第一解码电路302、第二解码电路303、以及接收控制单元304。

串行接收单元301将经由串行信道121接收的串行数据转换为并行数据，并将并行数据输出到第一解码电路302或第二解码电路303。

串行接收单元301包括差动接收单元305和解串行单元(DES：DE-Serializer)306。

差动接收单元305将经由串行信道121接收的差动信号作为串行信号而输出到解串行单元306。

解串行单元306将输入到其中的串行数据转换为并行数据，并根据从接收控制单元304输出的接收选择信号(RSEL)将并行数据输出到第一解码电路302或第二解码电路303。具体地，当接收选择信号(RSEL)为低时，解串行单元306将并行数据作为10比特编码码元输出到第一解码电路302。当接收选择信号(RSEL)为高时，解串行单元306将并行数据作为8比特编码块输出到第二解码电路303。

第一解码电路302从串行接收单元301接收10比特编码码元作为输入。第一解码电路302根据8B/10B编码进一步将输入到其中的10比特编码码元解码为8比特控制字符(RXC：RX控制字符)。在此情况中，第一解码电路302向接收控制单元304传递表示经解码的编码码元是K码元还是D码元的解码模式(RXM：RX编码模式)。

第二解码电路303从串行接收单元301接收已经使用第二信道编码进行了扰码的8比特编码块作为输入。第二解码电路303通过解扰进一步将输入到其中的8比特编码块解码为8比特数据字符(RXD：RX数据字符)。

接收控制单元304具有在第一解码电路302和第二解码电路303之间切换的功能、以及接收已经由第二解码电路303解码的数据字符并经由接收总线(RBUS)输出所接收的数据字符的功能。

在初始化以及从节电状态恢复时，接收控制单元304将接收选择信号(RSEL)设定为低来选择第一解码电路302，直到建立了码元同步为止。在建立了码元同步之后，只要接收到表示空闲时段的编码码元，接收控制单元304就继续通过将接收选择信号(RSEL)设定为低而选择第一解码电路302。

当接收到表示分组的开始位置的编码码元时，接收控制单元304将接收选择信号(RSEL)设定为高，以将解码电路切换到第二解码电路303。当接收到终止分组载荷的预定尺寸的编码块时，接收控制单元304将接收选择信号(RSEL)设定为低，以将解码电路切换到第一解码电路302。接收控制单元304在接收到表示分组的结束位置的编码码元时完成分组接收。

接收控制单元304中还存储有关作为从发送电路103发送的有效数据的分组尺寸的预定分组尺寸(例如512字节)的信息。在选择了第二解码电路303之后接收到预定分组尺寸的分组时，接收控制单元304将解码电路切换到第一解码电路302。在本实施例中，发送电路103和接收电路113每个中都存储有效数据的发送尺寸(预定分组尺寸)。利用此结构，在本实施例中，将有效数据准确地从发送电路103发送到接收电路113，并且，接收电路113适当地从第二解码电路303切换到第一解码电路302。

检测电路307从构成串行信道121的两条信号线上的电势获得差动振幅，并且，当检测到的信号是低固定信号或高固定信号时，相应地通知接收控制单元304。来自检测电路307的通知触发向节电状态的转变、或从节电状态的恢复。然而，后面在第一变型例中描述其细节。

图4(a)示出了用于第二编码电路202执行扰码的扰码单元的结构，而图4(b)示出了用于第二解码电路303执行解扰的解扰单元的结构。

图4(a)示出了当通过X^40+X^38+X^21+X^19+1表示生成多项式时的扰码单元的结构。图4(a)中所示的扰码单元是第二编码电路202的结构的一个示例。

图4(b)示出了对应于图4(a)中所示的扰码单元的解扰单元。图4(b)示出了当通过X^40+X^38+X^21+X^19+1表示生成多项式时的解扰单元的结构。图4(b)中所示的解扰单元是第二解码电路303的结构的一个示例。

图4(b)中的扰码单元和图4(b)中的解扰单元分别是各自由输入数据初始化的自同步扰码单元和自同步解扰单元。扰码单元和解扰单元各自由线性反馈移位寄存单元实施。

在图4中，S0至S39以及D0至D39分别表示移位寄存单元，并且，加号“+”表示按比特的异或。在图4中，每个移位寄存单元需要与串行时钟(SCLK：串行时钟)同步地移位。然而，可以与并行时钟(PLCK：并行时钟)同步地并行执行与图4每个中所示的处理等效的处理，并行时钟同步比串行时钟同步慢。图4中省略了移位寄存单元S3至S17、S22至S36、D3至D17、以及D22至D36。

在本实施例中，图4(a)中所示的扰码单元接收8比特数据字符作为输入，并将8比特数据字符扰码为8比特编码块。图4(b)中所示的解扰单元接收8比特编码块作为输入，并将8比特编码块解扰为8比特数据字符。

图4中分别示出的自同步扰码单元和自同步解扰单元各自需要被初始化，使得移位寄存单元S0至S39和D0至D39共享相同的值。为此，在发送电路中，在选择第一编码电路201的时段中发送的编码码元被输入到如图4(a)所示的扰码单元中，该扰码单元是第二编码电路202。如此，在输入数据字符(TXD)之前，初始化了移位寄存单元S0至S39。同样地，在接收电路中，在选择第一解码电路302的时段中接收的编码码元被输入到图4(b)中所示的解扰单元中，该解扰单元是第二解码电路303。如此，通过使用经由所述信道接收的编码码元，将移位寄存单元D0至D39初始化为具有与移位寄存单元S0至S39相同的值。

利用此结构，第二编码电路202可以对8比特数据字符进行扰码，并且，第二解码电路303可以对8比特编码块进行解扰。

<数据>

下面描述已经使用8B/10B编码进行了编码的编码码元。在本实施例中，在用作第一信道编码的8B/10B编码中，8比特数据被转换为10比特数据。在8B/10B编码中，利用上述转换所生成的2比特数据的冗余，除了表示常规8比特数据的D码元之外，还可以使用用于控制发送单元与接收单元之间的通信的特殊K码元。

关于特殊K码元，图5示出了用于每个K码元的“码元名称”、“助记符(mnemonic)”、“功能”、“(十六进制)控制字符”、以及“(二进制)编码码元”之间的对应关系。

“码元名称”表示为了方便而赋予对应K码元的名称。

“助记符”表示当以帮助记忆的形式表达K码元时对应K码元的标注示例。在许多情况中，使用涉及K码元的功能的标注。

“功能”表示由对应K码元定义的功能。功能是指通信中需要的功能。功能的示例是分组发送的开始的通知以及分组的结束的通知。

“控制字符”表示当以十六进制表达对应K码元时的标注。

“编码码元”表示通过二进制编码码元表达对应K码元时的标注。从发送单元向接收单元发送的K码元是编码码元。

图5示出了K码元“K28.1”、“K28.3”、“K28.5”和“K29.7”。下面描述其细节。

COM(逗点)码元(K28.5)是用作用于执行码元同步的定界符的码元。这是因为COM码元具有唯一的信号模式，其不能从包括已经使用8B/10B编码进行了编码的编码码元序列的串行数据内的其他两个编码码元的任意组合中生成。码元同步是指如下这样的状态：接收单元在串行数据传输中辨识出串行数据被定界为编码码元的位置(第一个比特)，并正确地接收编码码元作为并行数据。

SOP(分组的开始)码元(K28.1)被用于使接收单元辨识分组的开始位置，并被添加到开始位置。在接收到SOP时，接收单元辨识出下面的数据是实际数据(分组载荷)。

EOP(分组的结束)码元(K29.7)被用于使接收单元辨识分组的结束位置，并被添加到结束位置。虽然通过接收预定尺寸的分组而辨识结束位置，但接收单元正确地辨识出实际上通过接收到EOP而完成分组载荷的数据传输。

LIDL(逻辑空闲)码元(K28.3)是不发送数据的空闲时段中输出的逻辑空闲信号，并被用于保持空闲时段中的码元同步。

码元同步不仅在初始化和从节电状态恢复时是必要的，而且在从未预见的传输错误状态恢复时也是必要的。因此，期望规则地传输用作用于执行码元同步的定界符的COM码元。在本实施例中，使用通过将COM码元与除了COM之外的编码码元进行组合而生成的码元组。利用此结构，在本实施例中，确实规则地传输COM码元，并且，使用其他D码元给出空闲时段以及分组的开始位置和结束位置的通知。

图6示出了本实施例中使用的码元组的示例。在图6中，SYN(同步)码元组包括COM码元(K28.5)和特定的D码元(D31.5)。针对预定的时间段发送SYN(同步)码元组，以在初始化以及从节电状态恢复时建立码元同步。如图6中所示，每个码元组的第一个码元是COM码元(K28.5)，并且每个码元组的第二个码元是除了COM码元之外的码元。通过以码元组为单位发送控制字符，实现了对COM码元的规则传输、以及分组的开始位置和结束位置的通知的通信控制。下文，除非特别区分，否则SOP、EOP、LIDL和SYN表示对应于图6中所示的各个码元组名称的码元组。

<操作>

下面利用图7中所示的时序图描述根据本实施例的通信***的操作。在以下对通信***的操作的描述中，也使用图1、2和3的功能框图。在本实施例中，描述从主机装置100向目标装置110的数据传输。因为从目标装置110向主机装置100的数据传输与从主机装置100向目标装置110的数据传输同样，所以本说明书中省略对其的详细描述。

图7中的横轴表示时间。在图7中，由术语“发送单元”总体表示的信号(PCLK、TBUS、TSEL、TXC(TXM)、以及TXD)是用在发送电路中的信号。另一方面，在图7中，由术语“接收单元”总体表示的信号(PCLK、RSEL、RXC(RXM)、RXD和RBUS)是用在接收电路中的信号。其他信号是流过串行信道121的信号。

<发送电路的操作>

发送控制单元203与PCLK同步地经由发送总线(TBUS)接收发送数据作为输入，并将所接收的发送数据每次8比特数据字符(TXD)地输出到第二编码电路202。在接收到8比特数据字符(TXD)作为输入时，第二编码电路202将8比特数据字符转换为8比特编码块，并将8比特编码块输出到串行驱动单元204。串行驱动单元204与SCLK(串行时钟)同步地将与PCLK同步地输入的8比特编码块转换为串行数据，SCLK的频率是PCLK的频率的8倍。串行驱动单元204经由D0+端子106和D0-端子107将作为转换的结果的串行数据作为差动信号输出。如上所述，当PCLK与SCLK的频率比例是1:8时，在不存在由非常高速的转换处理导致的发送数据的中断、以及不存在由非常低速的转换处理导致的延迟的情况下，执行数据发送。

第一编码电路201将从发送控制单元203与PCLK同步地输入的8比特控制字符(TXC)转换为10比特编码码元，并将10比特编码码元输出到串行驱动单元204。串行驱动单元204与SCLK同步地将与PCLK同步地输入的10比特编码码元转换为串行数据，SCLK的频率是PCLK的频率的8倍。因为串行驱动单元204对于一个PCLK仅可以将10比特数据中的8个比特转换为串行数据，所以生成了2比特的剩余，从而导致延迟。这意味着，当发送控制字符时，串行驱动单元204不能以与输入编码码元的速度相同的速度输出输入到其中的编码码元作为串行数据。为了解决该问题，发送控制单元203在选择第一编码电路201的时段中生成40比特的编码帧。40比特编码帧的比特长度等于编码码元的比特长度(10)与编码块的的比特长度(8)的最小公倍数。发送控制单元203执行控制，以使得以如此生成的40比特编码帧为单元发送编码码元。为了输出40比特编码帧，5个PCLK周期的周期时间是必须的。因此，每次在4个PCLK周期的周期时间中输出对应于编码帧的4个控制字符(TXC)时，发送控制单元203提供一个周期的待命时间。利用此结构，与SCLK同步地从串行驱动单元204输出与PCLK同步地从第一编码电路201输出的所有编码帧。换言之，通过提供一个周期的待命时间，主机装置100对于每一个周期都可以吸收每次发送10比特编码码元时生成的2比特的剩余。

[时刻T0至时刻T1]

时刻T0与时刻T1之间的时段是不存在经由发送总线(TBUS)的发送请求的空闲时段。在空闲时段中，发送控制单元103通过将发送选择信号(TSEL)设定为低而选择第一编码电路201。第一编码电路201根据8B/10B编码，重复地输出通过将用于码元同步的COM与作为空闲信号的LIDL进行组合而生成的码元组。此外，串行驱动单元204向接收电路113发送通过将包括COM和LIDL的码元组转换为串行数据而生成的编码帧。下面，假设每个控制字符是包括COM和另一码元的码元组而进行描述，并省略对该假设的说明。

如图7中所示，从发送电路103发送的信号以从发送时刻的轻微延迟(发送延时、接收延时)到达接收电路113。

[时刻T1至时刻T3]

在时刻T1接收到经由发送总线(TUBS)的发送请求时，发送控制单元203执行控制，以使得包括表示分组的开始位置的SOP的编码帧被发送。发送控制单元203接着在时刻T2将发送选择信号(TSEL)切换到高，并将经由发送总线(TBUS)发送的发送数据每次作为8比特数据字符(TXD)地输出到第二编码电路202。跟随在从第一编码电路201输入并包括SOP的40比特编码帧之后，串行驱动单元204连续地输出从第二编码电路202输入的8比特编码块。

[在时刻T3及以后]

在时刻T3，发送控制单元203完成预定分组尺寸的数据字符(TXD)的发送。发送控制单元203将发送选择信号(TSEL)切换到低以选择第一编码电路201，并执行控制以使得包括表示分组的结束位置的EOP的编码帧被发送。在时刻T4及以后，发送控制单元203执行控制，以使得包括LIDL并表示空闲时段的编码帧被发送，正如在时刻T0与时刻T1之间的时段中那样。

当经由发送总线(TBUS)发送的发送数据的尺寸超过预定分组尺寸时，经由分组总线(TBUS)的发送请求在时刻T3继续。结果，发送电路103一旦从第二编码电路202切换到第一编码电路201，就发送包括SOP的编码帧，如在时刻T1与时刻T2之间的时段中那样。发送电路103接着再次将编码电路切换到第二编码电路202，并且第二编码电路202将剩余的发送数据编码为每次8比特数据字符(TXD)。发送电路103连续地输出作为从串行驱动单元204编码的结果而生成的编码块。

<接收电路的操作>

当接收电路113接收分组时，发生执行从发送电路103至串行信道121的传输的发送延时。当接收电路113接收分组时，也发生执行从串行信道121的接收的接收延时。因此，在图7中，关于发送电路103的时刻T0至时刻T4分别对应于关于接收电路113的时刻T0’至时刻T4’。

接收电路113中包括的接收控制单元304通过将接收选择信号(RSEL)设定为低来选择第一解码电路302。在此时段中，串行接收单元301与PCLK同步地将与SCLK同步地经由串行信道121接收的串行数据作为10比特编码码元输出到第一解码电路302。在接收电路113中，与发送电路103同样地，PCLK与SCLK的频率比例假定为1:8。结果，在一个PCLK周期的周期时间中仅可以接收10比特编码码元中的8个比特。为了解决该问题，串行接收单元301每5个PCKL周期向第二解码电路303输出包括4个编码码元的编码帧。

另一方面，在接收控制单元304通过将接收选择信号(RSEL)设定为高而选择第二解码电路303的时段中，接收控制单元304与PCLK同步地将编码块连续输出至第二解码电路303，这是因为串行接收单元301在一个PCLK周期的周期时间中可以接收8比特编码块。

[时刻T0’至时刻T1’]

接收电路113中包括的接收控制单元304在时刻T0’通过将接收选择信号(RSEL)设定为低而选择第一解码电路302，因为其是数据接收之前的空闲时段。在时刻T0’，串行接收单元301开始接收包括LIDL的编码帧。第一解码电路302将从串行接收单元301输入的10比特编码码元转换为8比特控制字符(RXC)。第一解码电路302将控制字符与表示所接收的编码码元是K码元还是D码元的解码模式(RXM)一起输出到接收控制单元304。接收控制单元304通过接收到对应于LIDL的控制字符(RXC)或解码模式(RXM)而确认空闲时段继续。

[时刻T1’至时刻T3’]

在时刻T1’与时刻T2’之间的时段中接收包括SOP的编码帧。通过在时刻T2’(此时包括SOP的编码码元的接收完成)接收到SOP而触发，接收控制单元304将接收选择信号(RSEL)切换到高。此后，串行接收单元301与PCLK同步地向第二解码电路303每次输出经由串行信道121接收的串行数据中的8比特编码数据。第二解码电路303将输入到其中的编码块解扰为数据字符(RXD)，并将数据字符输入到接收控制单元304中。接收控制单元304经由接收总线(RBUS)输出数据字符作为接收数据。

[在时刻T3’及以后]

在时刻T3’完成预定分组尺寸的数据字符(RXD)的接收时，接收控制单元304将接收选择信号(RSEL)切换到低以选择第一解码电路302，并执行包括EOP的编码帧的接收。在时刻T4’完成包括EOP的编码帧的接收之后，接收控制单元304继续接收包括LIDL的编码帧，如在时刻T0’与时刻T1’之间的时段中那样。当在时刻T3’及以后继续从发送电路113的数据发送时，再次接收包括SOP的编码帧。结果，接收控制单元304执行数据接收，如在时刻T2’与时刻T3’之间的时段中那样。

<总结>

根据本实施例，发送电路103(115)以及对应于其的接收电路113(105)不影响传输效率。这意味着，在本实施例中，在不发送有效数据的空闲时段中，通过重复地发送8B/10B格式的空闲信号而保持码元同步。此外，在本实施例中，甚至当码元同步由于通信错误或其他因素而失败时，也实现码元同步的早期恢复。在本实施例中，在发送有效数据时，使用没有编码损失的扰码高效地传输数据。

<第一变型例>

下面参照附图描述根据本发明的通信***的第一变型例。在上述实施例中，在不发送有效数据的空闲时段中，重复地发送包括LIDL的编码帧，以保持码元同步。然而，在上述实施例中，可以说，浪费地消耗了电力，因为甚至为了保持码元同步而继续发送编码帧。在第一变型例中，说明降低电力消耗的结构。

<结构>

该结构本身与上述实施例中示出的结构同样。虽然在上述实施例中未详细显示，但在第一变型例中的接口电路中，发送控制单元203具有使发送电路103(115)进入节电状态的功能。接收电路113(105)在从发送电路103(115)进行通知时，具有转变到节电状态的功能以及从节电状态中激活的功能。更具体地，用于图2中所示的发送电路中包含的串行驱动单元204的使能信号(TXEN)、以及用于图3中所示的串行接收单元301的使能信号(RXEN)中的每个在上述实施例中始终为使能(Enable)。然而，第一变型例与上述实施例的不同之处在于：在空闲时段中，发送控制单元和接收控制单元将使能信号控制为禁用(Disable)。

<操作>

下面利用图8中所示的时序图描述根据第一变型例的数据传输。为了描述该结构，还参照图1、2和3的功能框图。在第一变型例中，分别利用图8和9描述从节电状态恢复的操作以及向节电状态转变的操作。不是节电状态的状态也称为常规状态。

<发送电路的从节电状态的恢复操作>

[时刻T0至时刻T1]

如图8中所示，对于发送电路103，时刻T0与时刻T1之间的时段是不存在经由发送总线(TBUS)的发送请求的空闲时段。发送控制单元203将用于串行驱动单元204的使能信号(TXEN)设定为使能，从而拉低串行信道121。这使串行驱动单元204进入节电状态。

[时刻T1至时刻T2]

当在时刻T1存在经由发送总线(TBUS)的发送请求时，发送控制单元203将用于串行驱动单元204的使能信号(TXEN)设定为使能，以将串行驱动单元204从节电状态中恢复。在从节电状态恢复期间的预定时间段内，发送控制单元203将来自串行单元205的输出固定为低，从而从差分驱动单元206输出低固定信号。

[时刻T2至时刻T3]

在预定时间段内输出低固定信号之后，发送控制单元203开始通过使用第一编码电路201发送包括SYN的编码帧。如图6中所示，已经通过将作为定界符的COM码元与具有高信号边沿密度的特定D码元进行组合而生成了SYN。在预定时间段内从发送电路103向接收电路113发送SYN，以在从节电状态恢复时建立码元同步。

[在时刻T3及以后]

发送控制单元203在时刻T3开始发送包括SOP的编码帧。在完成编码帧的发送时，发送控制单元203将发送选择信号(TSEL)切换到高，并将经由发送总线(TBUS)发送的发送数据每次8比特数据字符(TXD)地输出到第二编码电路202。接着，在第一变型例中发送有效数据，如在上述实施例中那样。

<接收电路的从节电状态的恢复操作>

[时刻T0’至时刻T1’]

如图8中所示，在空闲时段中，发送电路103处于拉低串行信道121的节电状态中，并且，接收电路113在时刻T0’与T1’之间的时段期间也处于节电状态中。在将用于串行接收单元301的使能信号(RXEN)设定为禁用的时段中，检测电路307监视串行信道121上的差动振幅。这意味着，检测电路307监视构成串行信道121的信号线D0+和D0-上的电势之间的差的绝对值。因为在时刻T0’与时刻T1’之间的时段期间拉低串行信道121，所以从检测电路307输出的检测信号(DET)为低，这表示差动振幅几乎为0。在接收到为低的检测信号(DET)时，接收控制单元304将用于串行接收单元301的使能信号(RXEN)保持为禁用。

[时刻T1’至时刻T2’]

当在时刻T1’与时刻T2’之间的时段中的某个点上检测到从发送电路103输出的低固定信号的差动振幅时，检测电路307将检测信号(DET)从低切换到高。响应于此，接收控制单元304通过在时刻T2’将使能信号(RXEN)设定为使能而将串行接收单元301从节电状态恢复。当在将使能信号(RXEN)设定为使能而激活差动接收单元305时，不再需要检测电路307，并且不再使用作为来自检测电路307的输出的检测信号(DET)。这意味着检测电路307自身操作，但不被引用，这是因为直到检测信号作为下次将串行接收单元301从节电状态恢复的触发之前，都不需要从检测电路307输出的检测信号。

[时刻T2’至时刻T3’]

在时刻T2’与时刻T3’之间的时段中，串行接收单元301从发送电路103接收包括SYN的编码帧。然而，此时，还未建立码元同步，因为刚刚开始激活解串行单元306。解串行单元306因此不能正确地接收作为编码码元的信号。为了解决此问题，接收控制单元304监视输入到解串行单元306中的信号，并检测每两个码元而周期性地出现的COM码元的信号模式，以建立码元同步。

[在时刻T3’及以后]

当在时刻T3’建立码元同步时，解串行单元306将正确分离的10比特编码码元输出到第一解码电路302。然后，接收电路113在接收到SOP时执行数据的接收，如在上述实施例中那样。换言之，接收电路113在时刻T3’开始接收包括SOP的编码帧。在包括SOP的编码帧的接收完成的时刻T4’及以后，接收电路113将接收选择信号(RSEL)切换到高，并经由发送总线(RBUS)输出从第二解码电路303接收的数据字符(RXD)作为接收数据。

<发送电路的向节电状态的转变操作>

[时刻T4至时刻T6]

如图9中所示，当在时刻T5完成预定分组尺寸的数据字符(TXD)的发送时，发送电路103中包括的发送控制单元203将发送选择信号(TSEL)切换到低，以选择第一编码电路201。串行驱动单元204接着发送包括EOP的编码帧。

[在时刻T6及以后]

在时刻T6执行控制以使得串行驱动单元204在预定时间段内输出高固定信号之后，发送控制单元203将使能信号(TXEN)设定为禁用，以使串行驱动单元204转变到节电状态。如此，串行信道121在T7及以后被拉低。

<接收电路113的向节电状态的转变操作>

[时刻T4’至时刻T6’]

如图9中所示，在时刻T5’完成预定分组尺寸的数据字符(TXD)的接收时，接收电路113中包括的接收控制单元304将接收选择信号(RSEL)切换到低，以选择第一解码电路302。串行接收单元301接着开始接收包括EOP的编码帧。

[在时刻T6’及以后]

在时刻T6’，串行接收单元301开始接收从发送电路103输出的高固定信号(固定高)。当高固定信号被输入到解串行单元306中时，接收控制单元304开始转变到节电状态。因为从检测电路307输出的检测信号(DET)被用作用于下次将接收电路113从节电状态恢复的触发，所以在转变到节电状态之前当然应该将检测信号(DET)设定到低。检测电路307是检测低固定信号的负差动振幅为高的比较单元。因此，通过输入高固定信号的正差动振幅，可以确保作为来自检测电路307的输出的检测信号(DET)变为低。在第一变型例中，当检测信号(DET)在接收到高固定信号之后变为低时，将用于串行接收单元301的使能信号(RXEN)设定为禁用，以使接收电路113在时刻T7’开始转变到节电状态。

<总结>

根据第一变型例，发送电路103(115)和对应于其的接收电路113(105)在空闲时段中转变为节电状态。在从节电状态恢复时，通过使用具有8B/10B编码中的唯一信号模式的COM码元实现了码元同步的早期建立，以重新开始(resume)有效数据的传输。因为可以在空闲时段中节省电力，所以第一变型例在不频繁传输有效数据的情况中特别有效。

<第二变型例>

下面参考附图描述根据本发明的实施例的第二变型例。在上述实施例中，每次8比特数据字符地对发送数据进行扰码，以生成8比特编码块。然而，数据字符的比特长度不限于8个比特。例如，如果图1中所示的目标装置110是显示装置，则考虑发送每个RGB颜色的10比特精度的像素信息作为数据字符。在此情况中，通过使用8B/10B编码对控制字符进行编码而生成的编码码元的比特长度对应于使用用于发送有效数据的第二编码方式而生成的编码块的比特长度。在第二变型例中，描述如上所述的编码码元的比特长度等于数据字符的比特长度的情况。

<结构>

图10是示出根据第二变型例的发送电路的结构的框图。在第二变型例中，主机装置100和目标装置110各自包括图10中所示的发送电路1000来分别代替发送电路103和115。

图10中所示的发送电路1000与图2中所示的发送电路103的不同之处在于其包括第二编码电路1002来代替第二编码电路202。图10中所示的第二编码电路1002与上述实施例中所示的第二编码电路202的不同之处在于以下几点。即，输入到图10中所示的第二编码电路1002的数据字符(TXD)的比特长度和所输出的编码码元的比特长度各自是10个比特，并且第二编码电路1002每次对10比特数据进行扰码。

通过与PCLK同步地将来自第一编码电路1001的编码码元输入到串行驱动单元1004、或将来自第二编码电路1002的编码块输入到串行驱动单元1004而执行编码。编码码元和编码块的每一个都是10比特并行数据。串行驱动单元1004因此接收10比特并行数据作为输入，并与SCLK同步地输出串行数据，SCLK的频率是PCLK的频率的10倍。利用此结构，在选择第一编码电路1001的时段中，发送控制单元1003不需要如上述实施例中那样为每个编码帧提供待命时间。

此外，图11中所示的接收电路1100与图3中所示的接收电路113的不同之处在于其包括第二解码电路1103来代替第二解码电路303。第二解码电路1103接收10比特编码块作为输入，每次解码10比特数据，并输出10比特数据字符。

串行接收单元1101与PCLK同步地将编码码元输出到第一解码电路1102、或将编码块输出到第二解码电路1103。从串行接收单元1101输出的编码码元和编码块的每一个都是10比特并行数据。串行接收单元1101与SCLK同步地接收串行数据作为输入，并与PCLK同步地输出串行数据作为10比特平行数据，SCLK的频率是PCLK的频率的10倍。

<操作>

下面利用图12中所示的时序图描述根据第二变型例的发送电路和接收电路的操作。图12是示出根据第二变型例的从发送电路1000向接收电路1100的数据传输的时序图。

[时刻T0至时刻T1]

如图12中所示，对于发送电路1000，时刻T0与时刻T1之间的时段是不存在经由发送总线(TBUS)的发送请求的空闲时段。发送电路1000将发送选择信号(TSEL)设定为低，以选择第一编码电路1001。第一编码电路1001重复地输出LIDL，其是根据8B/10B编码的空闲信号。串行驱动单元1004将LIDL转换为串行数据，并将串行数据发送到接收电路1100。

[时刻T1至时刻T3]

当在时刻T1接收到经由发送总线(TBUS)的发送请求时，发送控制单元1003执行控制，以使得表示分组的开始位置的SOP被发送。如上所述，在第二变型例中，不需要以编码帧为单位发送编码码元(或编码元组)，因为不需要控制处理串行数据的速度和处理并行数据的速度。在第二变型例中，响应于发送请求，发送控制单元1003立即执行控制以使得发送SOP，并在时刻T2将编码电路切换到第二编码电路1002。在时刻T2及以后，发送控制单元1003将经由发送总线(TBUS)发送的发送数据每次10比特数据字符(TXD)地输出到第二编码电路1002。第二编码电路1002通过扰码将10比特数据字符的比特模式随机化，以生成10比特编码块，并将10比特编码块输出到串行驱动单元1004。串行驱动单元1004将输入到其中的编码块转换为串行数据，并经由串行信道121输出串行数据。

[在时刻T3及以后]

在时刻T3完成预定分组尺寸的数据字符(TXD)的发送时，发送控制单元1003将发送选择信号(TSEL)切换为低，以选择第一编码电路1001。发送控制单元1003执行控制，以使得包括表示分组的结束位置的EOP的编码帧被发送。在时刻T4及以后，发送控制单元1003执行控制，以使得表示空闲时段的编码码元LIDL被重复地发送，如在时刻T0与时刻T1之间的时段中那样。

当经由发送总线发送的发送数据的尺寸超过预定分组尺寸时，经由发送总线(TBUS)的发送请求在时刻T3继续。结果，发送电路1000一旦从第二编码电路1002切换到第一编码电路1001，就发送包括SOP的编码帧，如在时刻T1与时刻T2之间的时段中那样。发送电路1000接着再次将编码电路切换至第二编码电路1002，并且第二编码电路1002每次10比特数据字符(TXD)地编码剩余发送数据。发送电路1000连续地输出作为从串行驱动单元1004编码的结果而生成的编码块。

<接收电路的操作>

[时刻T0’至时刻T1’]

接收电路1100中包含的接收控制单元1104在时刻T0’通过将接收选择信号(RSEL)设定为低而选择第一解码电路1102，因为其在数据接收之前是空闲时段。接收控制单元1104在时刻T0’及以后通过重复地接收LIDL而确认空闲时段继续。

[时刻T1’至时刻T3’]

在时刻T1’与时刻T2’之间的时段中，接收控制单元1104执行SOP的接收。通过在完成接收的时刻T2’接收SOP而触发，接收控制单元1104将接收选择信号(RSEL)切换为高。响应于将接收选择信号(RSEL)切换为高，串行接收单元1101经由串行信道121每次10比特编码块地接收串行数据。串行接收单元1101接着与PCLK同步地向第二解码电路1103输出所接收的10比特串行数据，作为10比特并行数据。第二解码电路1103将输入到其中的编码块扰码为数据字符(RXD)，并将数据字符输入到接收控制单元1104。接收控制单元1104经由接收总线(RBUS)将所接收数据字符(RXD)作为接收数据输出到后端单元。

[在时刻T3’及以后]

在时刻T3’完成预定分组尺寸的数据字符(RXD)的接收时，接收控制单元1104将接收选择信号(RSEL)切换为低，以选择第一解码电路1102，并执行EOP的接收。当在时刻T4’完成EOP的接收时，接收控制单元1104继续LIDL的接收，如在时刻T0’与时刻T1’之间的时段中那样。当来自发送电路1000的数据发送在时刻T3’及以后继续时，接收控制单元1104通过再次接收SOP而执行数据接收，如在时刻T2’与时刻T3’之间的时段中那样。

<总结>

根据第二变型例，发送电路1000和对应于其的接收电路1100可以在不为每个编码帧控制待命时间的情况下以简单结构在第一信道编码与第二信道编码之间切换。具体地，因为由串行驱动单元1004和1101与PCLK同步地处理的并行数据片(piece)具有相同的比特长度(即10比特)，所以该结构与使用8比特数据和10比特数据两者的结构相比，可以被简化。

在根据第二变型例的通信***中，甚至当由发送总线(TBUS)和接收总线(RBUS)处理的每个数据字符的比特长度为8比特时，也在串行信道121上每次10比特编码块地发送数据字符。利用此结构，获得了上述简化结构的有利效果。

在此情况中，发送控制单元1003需要将经由发送总线(TBUS)输入的8比特数据字符的序列转换为10比特数据字符(TXD)，并将10比特数据字符输出到第二编码电路1002。当发送数据的分组尺寸不是10比特的倍数时，可以向分组的结尾添加适当的填充数据，使得分组尺寸变为10比特的倍数。发送控制单元1003可以具有添加填充数据的功能。

接收控制单元1104执行控制以使得将所接收的10比特数据字符(RXD)每次8比特地转换为接收数据，并且经由接收总线(RBUS)输出8比特接收数据。在此情况中，在接收数据的输出之前，必须根据预先共享的分组尺寸，移除已经添加至分组的结尾的填充数据。接收控制单元1104可以具有移除填充数据的功能。

<第三变型例>

下面参考附图说明根据本发明的实施例的第三变型例。在上述实施例中，发送数据由第二编码电路进行扰码，并作为串行数据而被发送。然而，不确保传输串行数据时的游程长度。因此，在上述实施例中，取决于发送数据，值“0”或“1”可能在长时间段内继续。

为了解决此问题，在第三变型例中，描述应用下述方式作为第二信道编码的情况，在该方式中：对预定数目的连续数据字符，并将同步报头添加到该预定数目的数据字符以生成编码块。具体地，假设使用64B/66B编码作为第二信道编码而进行描述。在64B/66B编码中，将8个连续8比特的数据字符扰码为64比特数据字符，并且将2比特同步报头添加到64比特数据字符，以生成66比特编码块。在此情况中，为了确保游程长度的目的，仅使用“01”和“10”(其各自包括从0到1或从1到0的比特转变)作为同步报头。对于同步报头，“01”被用作非终止同步报头(NTSYNC)。另一方面，“10”被用作终止同步报头(TSYNC)。终止识别信号(TERM)被用于识别非终止块(NTBLK)以及终止块(TBLK)，非终止块(NTBLK)是包括非终止同步报头(NTSYNC)的编码块，终止块(TBLK)是包括终止同步报头(TSYNC)的编码块。

<结构>

图13是示出根据第三变型例的发送电路1300的结构的框图。在图13中所示的发送结构1300中，第二编码电路1302从发送控制单元1303接收终止识别信号(TERM)。发送电路1300与根据上述实施例的发送电路103的不同之处在于：在接收到终止识别信号(TERM)时，非终止同步报头(NTSYNC)和终止同步报头(TSYNC)之一被作为同步报头输出。

终止识别信号(TERM)被用于使接收电路识别从发送控制单元1303输出的编码块是非终止块(NTBLK)还是终止块(TBLK)。

第二编码电路1302扰码8个数据字符(TXD)，并在8个PCLK周期的周期时间中将8个经扰码的数据字符输出到串行驱动单元1304。在此情况中，第二编码电路1302还在8个周期的第一个周期中输出2比特同步报头(SYNC)。第二编码电路1302因此在8个PCLK周期的周期时间中输出包括同步报头的66比特编码块。

串行驱动单元1304在66个SCLK周期的周期时间中经由串行信道121输出编码块作为串行数据。在第三变型例中，PCLK与SCLK的频率比例是8:66，从而输入发送数据的速度与输出串行数据的速度一致。这意味着输入数据量对应于每单位时间的输出数据量。

图14示出了根据第三变型例的接收电路1400的结构。接收电路1400具有与上述实施例中的接收电路113大致相同的结构。然而，接收电路1400与接收电路113的不同之处在于：将终止识别信号(TERM)从串行驱动单元1401输出至接收控制单元1404。接收控制单元1404能够通过使用终止识别信号(TERM)检测接收数据的结束。因此，与上述实施例形成对比，不需要在发送单元和接收单元之间共享分组尺寸。

串行接收单元1401与PLCK同步地将与SCLK同步地经由串行信道121接收的串行数据作为10比特编码码元而输出到第一解码电路1402。与发送电路1300同样地，在接收电路1400中，PCLK与SCLK的频率比例是8:66。结果，不能在一个PCLK周期的周期时间中接收每个10比特编码码元。因此，串行接收单元1401对于每44个PCLK周期而接收包括33个编码码元的编码帧。

另一方面，在接收控制单元1404通过将接收选择信号(RSEL)设定为高而选择第二解码电路1403的时段中，串行接收单元1401在8个PCLK周期的周期时间中接收66比特编码块。在8个PCLK周期的周期时间中将作为扰码的结果而生成的8个8比特数据字符(其是编码块内的有效数据)连续输出到第二解码电路1403。当输出8个8比特数据字符时，串行接收单元移除同步报头。

因为发送电路1300和接收电路1400的其他功能结构与上述实施例中的功能结构同样，所以省略对其的详细说明。

<数据>

下面描述第三变型例中的编码帧的结构。与上述实施例同样地，在第三变型例中，编码码元的比特长度(10)与编码块的比特长度(66)不同。

在第三变型例中，编码帧的比特长度被设定为330比特，其等于编码码元的比特长度(10)和编码块的比特长度(66)的最小公倍数。当第一编码电路1301被选择时，以330比特编码帧为单位传输编码码元。

图15各自示出了第三变型例中的编码帧的结构。

下面利用图15(a)描述根据第三变型例的编码帧的基本结构。如图15(a)中所示，编码帧包括帧同步码元(F：帧同步)和16个码元组(SS0至SS15：码元组)。帧同步码元(F)是被添加到编码帧的开始的COM码元(K28.5)。如上述实施例中那样，通过将COM码元(K28.5)与除了COM码元之外的码元进行组合而生成了16个码元组中的每个。因为在每个编码帧中，跟随在帧同步码元(F)之后的第一个码元组(SS0)之后紧跟着COM，所以接收单元可以辨识编码帧之间的边界。

图15(b)示出了第三变型例中用于向接收电路1400通知空闲时段的编码帧(空闲帧)的结构的一个示例。如图15(b)中所示，空闲帧包括包含COM码元的帧同步码元(C)以及16个LIDL。

图15(c)示出了用于通知分组的开始位置的SOP帧的结构的一个示例，图15(d)示出了用于通知分组的结束位置的EOP帧的结构的一个示例。

如图15(c)中所示，在SOP帧中，码元组SS0至SS14中的每个是LIDL，并且码元组SS15是SOP。如图15(d)中所示，在EOP帧中，码元组SS0是EOP，并且码元组SS1至SS15中的每个是LIDL。

<操作>

下面利用图16中示出的时序图描述根据第三变型例的通信***的操作。图16是示出根据第三变型例的在通信***的数据传输开始之前的操作的时序图。为了描述结构，还参考图1的***图和图13和14的框图。

<发送电路的在数据传输开始之前的操作>

[时刻T0至时刻T1]

如图16中所示，因为时刻T0与时刻T1之间的时段是不存在经由发送总线(TBUS)的发送请求的空闲时段，所以发送控制单元1303通过将发送选择信号(TSEL)设定为低而选择第一编码电路1301。发送电路1300因此将图15(b)中所示的空闲帧发送到接收电路1400。

[时刻T1至时刻T3]

发送控制单元1303在时刻T1开始发送下个编码帧。发送控制单元1303每5个PCLK周期输出4个控制字符(TXC)，并在第一个周期中提供待命时间。发送控制单元1303执行控制，以使得在编码帧的开始时仅在待命时间(诸如时刻T1)中输出对应于帧同步码元(即COM码元(K28.5))的控制字符(TXC)。利用此结构，发送控制单元1303可以执行控制，以使得在40个PCLK周期的周期时间中，即在时刻T1与时刻T3之间的时段中，输出对应于编码帧的33个控制字符(TXC)。

在时刻T2接收到经由发送总线(TBUS)的发送请求时，发送控制单元1303执行控制，以使得编码帧内的最后一个码元组(SS15)是SOP。发送控制单元1303执行控制，以使得在时刻T1与时刻T3之间的时段中输出图15(c)中所示的SOP帧。发送控制单元1303接着在时刻T3将发送选择信号(TSEL)切换到高，使得将经由发送总线(TBUS)发送的发送数据每次8比特数据字符(TXD)地输出到第二编码电路1302。

[在时刻T3及以后]

在时刻T3及以后，发送控制单元1303将终止识别信号(TERM)设定为非终止，并执行控制以使得向第二编码电路1302每次输出8个数据字符(TXD)。第二编码电路1302对所输出的8个数据字符(TXD)进行扰码，并将非终止同步报头(NTSYNC)添加到经扰码的8个数据字符，以生成非终止块(NTBLK)。串行驱动单元1304将非终止块(NTBLK)转换为串行数据，并将串行数据输出到串行信道121。

<接收电路1400的在数据传输开始之前的操作>

[时刻T0’至时刻T1’]

如图16中所示，接收控制单元1404在时刻T0’将接收选择信号(RSEL)设定为低，以在接收数据之前的空闲时段中选择第一解码电路1402，从而接收如图15(b)中所示的空闲帧。

[时刻T1’至时刻T3’]

接收控制单元1404在时刻T1’开始接收下个编码帧。串行接收单元1401每5个PCLK周期向第二解码电路1403输出4个编码码元，并在第一个周期中提供待命时间。接收控制单元1404执行控制，以使得在编码帧的开始时仅在待命时间(诸如时刻T1’)中接收作为帧同步码元的COM。

接收控制单元1404可以执行控制，以使得在40个PCLK周期的周期时间中，即在时刻T1’与时刻T3’之间的时段中，接收对应于编码帧的33个控制字符(RXC)。在时刻T3’完成如图15(c)中示出的SOP帧的接收时，接收控制单元1404将接收选择信号(RSEL)切换为高。

[在时刻T3’及以后]

串行接收单元1401在时刻T3’及以后经由串行信道121每次接收串行数据的66比特编码块作为输入。串行接收单元1401在8个PCLK周期的周期时间中向第二解码电路1403连续地输出64比特有效数据，所述64比特有效数据已经通过从输入到串行接收单元1401中的编码块中移除同步报头(SYNC)而生成。接收控制单元1404经由接收总线(RBUS)输出作为第二解码电路1403扰码的结果而生成的数据字符(RXD)，作为接收数据。

下面描述第三变型例中的发送电路1300和接收电路1400的向空闲时段的转变操作。图17是示出转变操作的时序图。

<发送电路的向空闲时段的转变操作>

[时刻T3至时刻T5]

如图17中所示，在时刻T3及以后，发送控制单元1303将终止识别信号(TERM)设定为非终止，并执行控制以使得非终止块(NTBLK)的发送继续。在时刻T4，发送控制单元1304将终止识别信号(TERM)切换为终止，并执行控制以使得发送终止块(TBLK)作为发送数据的最后一个编码块。

[在时刻T5及以后]

在时刻T5完成终止块(TBLK)的发送时，发送电路1300将发送选择信号(TSEL)切换为低，以选择第一编码电路1301。此后，发送电路1300发送如图15(d)中所示的EOP帧。当在时刻T6完成EOP帧的发送时，发送电路1300重复地发送如图15(b)中所示的空闲帧，并转变到空闲时段。

<接收电路的向空闲时段的转变操作>

[时刻T3’至时刻T5’]

如图17中所示，因为在时刻T3’及以后继续非终止块(NTBLK)的接收，所以接收控制单元1404将终止识别信号(TERM)设定为非终止。当在时刻T4’接收终止块(TBLK)时，接收控制单元1404将终止识别信号(TERM)切换到终止，并检测接收数据的结束。

[在时刻T5’及以后]

当在时刻T5’完成终止块(TBLK)的接收时，接收控制单元1404将接收选择信号(RSEL)切换为低，以选择第一解码电路，并接着执行控制以使得接收如图15(d)中所示的EOP帧。接收控制单元1404执行控制，以使得在完成EOP帧的接收的时刻T6’及以后重复接收如图15(d)中所示的空闲帧，从而接收电路1400转变为空闲时段。

<总结>

在第三变型例中，通过添加同步报头(SYNC)“10”或“01”，每个编码块包括至少一次从0至1或从1至0的比特转变。因此，可以限制发送数据的游程长度。此外，在第三变型例中，通过使用非终止同步报头(NTSYNC)或终止同步报头(TSYNC)作为同步报头(SYNC)，在发送电路1300与接收电路1400之间共享完成数据传输的定时。利用此结构，在第三变型例中，变得不需要预先共享分组尺寸。

<补充说明1>

虽然上面已经描述了根据本发明的发送电路、接收电路以及包括发送电路和接收电路的通信***的实施例，但可以如下所述地修改上面例示的通信***。本发明完全不限于上述实施例中所述的通信***。

(1)在上述实施例中，以8B/10B编码作为第一信道编码的示例。然而，第一信道编码不限于8B/10B编码，而可以是任意方式，只要其是将m比特数据映射到n比特数据的码元映射即可。此外，第一信道编码可以是任意方式，只要其是可以实现同步的早期建立的编码方式即可。同样地，以64B/66B编码作为第二信道编码的示例。然而，第二信道编码不限于64B/66B编码，而可以是任意方式，只要其是具有比第一信道编码更低的编码损失的方式即可，即使同步的建立比第一信道编码慢也是如此。

(2)在上述实施例中，扰码单元和解扰单元分别被描述为自同步扰码单元和自同步解扰单元。然而，扰码单元和解扰单元分别可以不是自同步扰码单元和自同步解扰单元。换言之，扰码单元和解扰单元可以各自根据发送电路将编码电路切换到第二编码电路202以及接收电路将解码电路切换到第二解码电路303的定时，将包含在相应电路中的移位寄存单元(S0至S39以及D0至D39)中的每个设定为具有预定缺省值。

对于缺省值的设定，在发送单元中，第二编码电路202可以预先保持要存储在扰码单元中所包含的每个移位寄存单元中的缺省值，并根据上述定时将每个移位寄存单元设定为具有该缺省值。替代地，发送控制单元203可以提供所述设定。

同样地，在接收单元中，第二解码电路303可以预先保持要存储在解扰单元中所包含的每个移位寄存单元中的缺省值，并根据上述定时将每个移位寄存单元设定为具有该缺省值。替代地，接收控制单元304可以提供所述设定。

(3)在上述实施例中，包含在接收电路中的检测电路从基于构成串行信道的两条信号线上的电势的差动振幅而检测低固定信号和高固定信号。检测电路可以其他方式检测低固定信号和高固定信号。

例如，检测电路可以仅检测构成串行信道的信号线之一上的电势。发送单元输出低固定信号(其是电势固定为低的信号)以及高固定信号(其是电势固定为高的信号)。注意，检测电路将控制字符与低固定信号和高固定信号相区分。为此，发送单元在比具有相同值的连续输出的控制字符长的时间内输出低固定信号和高固定信号。例如，在8B/10B编码中，永远不会在6个或更多时钟内连续输出相同的值。发送单元可以通过在6个或更多时钟内输出低固定信号和高固定信号，来使接收单元辨识低固定信号和高固定信号。本发明可以具有上述结构，使得低固定信号和高固定信号被检测到。

(4)上述实施例中表示的生成多项式仅是一个示例。也可以使用另一个生成多项式，只要在发送单元和接收单元之间共享相同的生成多项式即可。

(5)在上述第三变型例中，编码帧中包含的帧同步码元(F)不限于COM码元(K28.5)。编码帧中包含的帧同步码元(F)可以是任意码元，只要其定义发送单元和接收单元之间共享的编码帧之间的边界即可。帧同步码元(F)可以在任意位置，只要其在预定位置即可。帧同步码元(F)的位置不限于编码帧的开始。例如，帧同步码元(F)可以通过将与包含在最后一个码元组(SS15)中的第二个码元相同的码元添加到编码帧的结尾，来定义编码帧之间的边界，如上述变型例中所示。帧同步码元(F)可以被***到编码帧中。具体地，帧同步码元(F)可以通过在发送单元和接收单元之间共享其间***帧同步码元(F)的码元组而定义编码帧之间的边界。

(6)在上述第三变型例中，图15(c)中示出的SOP帧中包含的码元组、以及图15(d)中示出的EOP帧中包含的码元组不限于LIDL。可以使用另一码元组来代替LIDL。例如，代替LIDL，SOP可以进一步被包含在SOP帧中，以便解决接收单元由于通信错误或其他原因而不能准确地接收最后一个SOP(SS15)的这样的问题。同样地，代替LIDL，EOP可以进一步被包含在EOP帧中，以便解决接收单元由于通信错误或其他原因而不能准确地接收最后一个EOP(SS0)的这样的问题。

替代地，利用如第二变型例所示的***转变至节电状态的结构，SOP帧可以包括第二变型例中描述的SYNC来代替所有LIDL。利用上述结构，可以仅通过一个SOP帧来实现码元同步的建立以及分组的开始位置的通知。

EOP帧的最后一个码元组(SS15)可以是SOP，使得实现连续的数据发送。换言之，一个编码帧可以配备有如EOP那样的功能以及如SOP那样的功能。

(7)在上述实施例中，在图1中所示的通信***中，可以在主机装置100与目标装置110之间提供时钟信道，使得可以在PLL 108和PLL 113之间共享用于生成各种时钟的参考时钟。

(8)在上述实施例中，经由串行信道以差动信号方式传输串行数据。用于经由串行信道传输串行数据的方法可以不限于差动信号方式，而可以是诸如单端信号方式的另一方法。

(9)上述实施例中的目标装置中包含的后端单元的具体示例如下。例如，在目标装置是半导体存储卡的情况中，非易失性存储单元和用于其的控制单元被归入后端单元。在此情况中，安装在PC中的用于非易失性存储卡的驱动单元被归入主机装置100。在目标装置是通信装置的情况中，包括RF(无线电频率)收发单元、基带电路和MAC(媒体访问控制)电路等的通信模块被归入后端单元。假设目标装置110执行与主机装置100的单向(simplex)高速传输，如显示装置和相机装置所例示的。在此情况中，取决于传输方向，主机装置100和目标装置110每个中包含的接口电路可以仅包括发送电路和接收电路之一。

(10)上述实施例中描述的发送电路和接收电路中的每个可以被实施为用于执行上述功能的电路，或者可以由执行程序的一个或多个处理单元实施。该实施例中描述的通信***可以被构造为IC、LSI和其他集成电路的封装。通过将该封装合并到各种装置中来提供该封装以用于使用。利用此结构，各种装置可以实现实施例以及变型例中描述的功能。

(11)包括程序代码的控制程序可以记录在记录介质中，或者可以经由各种通信信道流通或分布，该程序代码用于使诸如主机装置和目标装置的处理单元以及连接至该处理单元的各种电路执行上述实施例中描述的关于通信的操作、在编码电路之间切换的处理、以及在解码电路之间切换的处理。记录介质的示例是IC卡、硬盘、光盘、软盘、ROM、以及闪存。通过将如此流通或分布的控制程序存储在处理单元可读的存储单元等中而提供该控制程序用于使用。通过处理单元执行控制程序，实现实施例中描述的各种功能。

<补充说明2>

下面描述作为本发明的一个实施例的发送电路、接收电路以及通信***的结构、变型例和效果。

(1)根据本发明的第一发送电路是执行信道编码并将经信道编码的串行数据经由串行信道发送到接收电路的发送电路，包括：第一编码电路，执行第一信道编码，在所述第一信道编码中，将m比特控制字符映射到n比特(m<n)编码码元；第二编码电路，执行第二信道编码，在所述第二信道编码中，通过扰码将数据字符的比特模式随机化，以生成编码块，所述第二信道编码在建立与所述接收电路的同步上比所述第一信道编码花费更多的时间，并具有比所述第一信道编码更小的编码损失；发送控制单元，选择所述第一编码电路和所述第二编码电路中的一个用于发送；以及串行驱动单元，当所述发送控制单元选择所述第一编码电路时，所述串行驱动单元将所述第一编码电路所生成的编码码元转换为串行数据，并经由所述串行信道发送所述串行数据，并且，当所述发送控制单元选择所述第二编码电路时，所述串行驱动单元将所述第二编码电路所生成的编码块转换为串行数据，并经由所述串行信道发送所述串行数据，所述发送控制单元在不发送所述数据字符的时段中选择所述第一编码电路，并且在发送所述数据字符的时段中选择所述第二编码电路。

利用此结构，在不影响传输效率的空闲时段中，发送电路可以选择第一编码电路，其执行具有大编码损失但实现同步的早期建立的信道编码。在发送基于数据字符(即分组载荷)而生成的编码块的时段中，发送电路可以选择第二编码电路，其执行具有比第一信道编码更小的编码损失和比第一信道编码更高的传输效率的信道编码。

(2)在根据上述第一发送电路的第二发送电路中，在不发送所述数据字符的时段中，所述发送控制单元使所述串行驱动单元进入节电状态，并且，当将所述串行驱动单元从所述节电状态恢复以使所述串行驱动单元发送所述数据字符时，在所述数据字符的发送之前，在选择所述第一编码电路的状态中，所述发送控制单元控制所述串行驱动单元在预定时间段内继续发送确定所述第一信道编码中定义的同步定时的同步码元、以及发送表示所述数据字符的开始位置的编码码元，并接着从所述第一编码电路切换到所述第二编码电路。

利用此结构，甚至当在空闲时段中使发送电路进入节电状态时，也通过执行第一信道编码而发送控制字符来实现与接收单元的码元同步的早期建立，并且，通过将编码电路切换到第二编码电路而高效地实现分组发送。

(3)在根据上述第一发送电路的第三发送电路中，所述第二编码电路通过根据预定扰码多项式将连续m比特的数据字符扰码为m比特编码块而生成所述编码块。

利用此结构，发送电路可以在第一编码电路与第二编码电路之间切换，同时执行控制以使得传输编码码元的速度与传输编码块的速度一致。

(4)在根据上述第三发送电路的第四发送电路中，所述串行驱动单元以编码帧为单位转换编码码元，构成每个编码帧的比特数目等于构成每个编码码元的比特数目与构成所述编码块的比特数目的最小公倍数。

利用此结构，可以在容易地吸收由于第一信道编码和第二信道编码之间的传输数据的尺寸差异而导致的定时差异的同时执行通信。

(5)在根据上述第四发送电路的第五发送电路中，所述发送控制单元在发送包括表示所述数据字符的开始位置的编码码元的编码帧时，从所述第一编码电路切换到所述第二编码电路。

利用此结构，发送电路可以适当地从第一编码电路切换到第二编码电路。

(6)在根据上述第一发送电路的第六发送电路中，所述第二编码电路通过根据预定扰码多项式将连续n比特的数据字符扰码为n比特编码块而生成所述编码块。

利用此结构，在数据字符的比特长度与编码码元的比特长度相同时，发送电路不需要待命时间等来控制处理串行数据的速度以及处理并行数据的速度。发送电路可以因此容易地在第一编码电路和第二编码电路之间切换。

(7)在根据上述第一发送电路的第七发送电路中，所述第二编码电路通过根据预定扰码多项式每次将连续输入的m比特数据字符中的n个比特扰码为n比特编码块而生成编码块。

利用此结构，在数据字符的比特长度与编码码元的比特长度相同的情况下，发送电路不需要待命时间等来控制处理串行数据的速度以及处理并行数据的速度。发送电路可以因此容易地在第一编码电路和第二编码电路之间切换。

(8)在根据上述第六或第七发送电路的第八发送电路中，所述发送控制单元在发送表示所述数据字符的开始位置的编码码元时从所述第一编码电路切换到所述第二编码电路。

利用此结构，发送电路可以根据合适的定时从第一编码电路切换到第二编码电路。

(9)在根据上述第八发送电路的第九发送电路中，所述发送控制单元在发送终止预定数目的数据字符的编码块时从所述第二编码电路切换到所述第一编码电路。

利用此结构，在发送编码块时，发送电路可以容易地在第一编码电路和第二编码电路之间切换而不需要额外的数据。

(10)在根据上述第一发送电路的第十发送电路中，所述第二编码电路通过扰码预定数目的连续数据字符并向所述预定数目的连续数据字符添加s比特的同步报头而生成所述编码块。

利用此结构，在通过第二编码电路添加同步报头的情况中，发送电路可以从第一编码电路切换到第二编码电路，同时执行控制以使得传输编码码元的速度与传输编码块的速度一致。

(11)在根据上述第十发送电路的第十一发送电路中，所述同步报头是2比特或更长的附加信息，其包括从0至1或从1至0的至少一次比特转变，所述同步报头包括添加到不终止所述预定数目的连续数据字符的编码块的非终止同步报头、以及添加到终止所述预定数目的连续数据字符的编码块的终止同步报头，并且，所述发送控制单元在发送已经添加了所述终止同步报头的编码块时从所述第一编码电路切换到所述第二编码电路。

利用此结构，发送电路可以向作为通信伙伴的接收电路清楚地通知基于数据字符(即分组载荷)而生成的编码块的结束。

(12)在根据上述第一发送电路的第十二发送电路中，所述发送控制单元执行控制，以使得在不发送所述数据字符的时段中将从所述第一编码电路输出的编码码元的序列输入到所述第二编码电路中，并且，所述第二编码电路通过使用所述编码码元的序列初始化扰码单元。

利用此结构，发送电路可以利用预先确定要使用的数据初始化扰码单元，而不需要额外数据。

(13)根据本发明的第一接收电路是经由串行信道从发送电路接收经信道编码的串行数据的接收电路，所述经信道编码的串行数据通过第一信道编码或第二信道编码获得，在所述第一信道编码中，将m比特的控制字符映射到n比特(m<n)编码码元，在所述第二信道编码中，通过扰码将数据字符的比特模式随机化以生成编码块，所述第二信道编码在建立同步上比所述第一信道编码花费更多时间，并比所述第一信道编码具有更小的编码损失，所述接收电路包括：第一解码电路，将所述编码码元解码为所述控制字符；第二解码电路，通过解扰将所述编码块解码为所述数据字符；接收控制单元，选择所述第一解码电路和所述第二解码电路中的一个用于接收；以及串行接收单元，将经由所述串行信道接收的所述经信道编码的串行数据转换为并行数据，并将所述并行数据输出到所述第一解码电路和所述第二解码电路中由所述接收控制单元选择的一个，所述接收控制单元在不接收所述编码块的时段中选择所述第一解码电路，以及在接收所述编码块的时段中选择所述第二解码电路。

利用此结构，在不影响传输效率的空闲时段中，接收电路可以选择第一解码电路，其执行具有大编码损失但实现同步的早期建立的信道编码。在发送基于数据字符(即分组载荷)而生成的编码块的时段中，接收电路可以选择第二解码电路，其执行具有比第一信道编码更小的编码损失和比第一信道编码更高的传输效率的信道编码。

(14)在根据上述第一接收电路的第二接收电路中，所述接收控制单元在初始化时或从节电状态恢复时选择所述第一解码电路，并且，所述接收控制单元在接收到表示分组的结束位置的编码码元时、或者在接收到预定数目的编码块时，从所述第二解码电路切换到所述第一解码电路。

利用此结构，接收电路可以适当地选择第一解码电路和第二解码电路中的一个，并接收在执行了具有极小编码损失的信道编码之后传输的数据字符。

(15)在根据上述第一接收电路的第三接收电路中，所述接收控制单元在接收到表示分组的开始位置的编码码元时从所述第一解码电路切换到所述第二解码电路。

利用此结构，接收电路可以适当地从第一解码电路切换到第二解码电路，并接收数据字符。

(16)在根据上述第一接收电路的第四接收电路中，当选择所述第一解码电路时，所述接收控制单元在经由所述串行信道接收到请求向所述节电状态转变的信号时，使所述串行接收单元进入节电状态，并且，当在经由所述串行信道从所述发送电路接收到请求从所述节电状态恢复的信号时将所述串行接收单元从所述节电状态恢复、以及在多次接收到请求建立同步的同步码元时建立同步时，所述接收控制单元在接收到表示分组的开始位置的编码码元时根据所述开始位置所表示的定时从所述第一解码电路切换到所述第二解码电路。

甚至当在空闲时段中使接收电路进入节电状态时，也通过执行第一信道编码而接收控制字符来实现码元同步的早期建立，并且通过将解码电路切换到第二解码电路而高效地实现分组接收。

(17)在根据上述第一接收电路的第五接收电路中，所述第二解码电路根据预定扰码多项式将从所述串行接收单元输入的m比特编码块解扰为m比特数据字符。

利用此结构，接收电路可以从第一解码电路切换到第二解码电路，同时执行控制以使得传输编码码元的速度与传输编码块的速度一致。

(18)在根据上述第一接收电路的第六接收电路中，所述第二解码电路根据预定扰码多项式将从所述串行接收单元输入的n比特编码块解扰为n比特数据字符。

利用此结构，在数据字符的比特长度与编码码元的比特长度相同的情况下，接收电路不需要待命时间等来控制处理串行数据的速度以及处理并行数据的速度。接收电路可以因此容易地在第一解码电路和第二解码电路之间切换。

(19)在根据上述第一接收电路的第七接收电路中，所述第二解码电路通过根据预定扰码多项式进行解扰而将从所述串行接收单元连续输入的n比特编码块解码为m比特数据字符的序列。

利用此结构，在编码码元的比特长度与编码块的比特长度相同的情况下，接收电路可以容易地在第一解码电路和第二解码电路之间切换，而不需要额外数据。

(20)在根据上述第一接收电路的第八接收电路中，已经通过对预定数目的连续数据字符进行扰码并向所述预定数目的连续数据字符添加s比特的同步报头而生成了所述编码块，并且，所述第二解码电路从每个从所述串行接收单元连续输入的编码块中移除所述同步报头，并通过根据预定扰码多项式进行解扰而将已经移除了所述同步报头的每个编码块解码为预定数目的连续数据字符。

利用此结构，在第二解码电路解码已经添加了同步报头的编码块的情况中，接收电路可以从第一解码电路切换到第二解码电路，同时执行控制以使得传输编码码元的速度与传输编码块的速度一致。

(21)在根据上述第八接收电路的第九接收电路中，所述同步报头是2比特或更长的信息，其包括从0至1或从1至0的至少一次比特转变，所述同步报头包括用于不终止所述预定数目的数据字符的编码块的非终止同步报头、以及用于终止所述预定数目的数据字符的编码块的终止同步报头，并且，所述接收控制单元在接收到包括所述终止同步报头的编码块时从所述第二解码电路切换到所述第一解码电路。

利用此结构，接收电路可以清楚地检测到基于数据字符(即分组载荷)而生成的编码块的结束。

(22)在根据上述第一接收电路的第十接收电路中，所述串行接收单元以编码帧为单位将所述串行数据转换为编码码元，构成每个编码帧的比特数目等于构成每个所述编码码元的比特数目和构成所述编码块的比特数目的最小公倍数。

利用此结构，接收电路可以执行向编码码元的转换，而不关心由于第一信道编码和第二信道编码之间的传输数据的尺寸差异所导致的定时差异。

(23)在根据上述第一接收电路的第十一接收电路中，所述接收控制单元执行控制，以使得在不接收所述编码块的时段中将输入到所述第一解码电路的编码码元的序列也输入到所述第二解码电路中，并且，所述第二解码电路通过使用所述编码码元的序列初始化解扰单元。

利用此结构，接收电路可以利用预先确定要使用的数据初始化解扰单元，而不需要额外数据。

(24)根据本发明的第一通信***是经由串行信道从发送电路向接收电路传输经信道编码的串行数据的通信***，所述发送电路包括：第一编码电路，执行第一信道编码，在所述第一信道编码中，将m比特控制字符映射到n比特(m<n)编码码元；第二编码电路，执行第二信道编码，在所述第二信道编码中，通过扰码将数据字符的比特模式随机化以生成编码块，所述第二信道编码在建立与所述接收电路的同步上比所述第一信道编码花费更多的时间，并比所述第一信道编码具有更小的编码损失；发送控制单元，选择所述第一编码电路和所述第二编码电路中的一个用于发送；以及串行驱动单元，当所述发送控制单元选择所述第一编码电路时，所述串行驱动单元将所述第一编码电路所生成的编码码元转换为串行数据，并经由所述串行信道发送所述串行数据，并且，当所述发送控制单元选择所述第二编码电路时，所述串行驱动单元将所述第二编码电路所生成的编码块转换为串行数据，并经由所述串行信道发送所述串行数据，所述发送控制单元在不发送所述数据字符的时段中选择所述第一编码电路，并且在发送所述数据字符的时段中选择所述第二编码电路，所述接收电路包括：第一解码电路，将所述编码码元解码为所述控制字符；第二解码电路，通过解扰将所述编码块解码为所述数据字符；接收控制单元，选择所述第一解码电路和所述第二解码电路中的一个用于接收；以及串行接收单元，将经由所述串行信道接收的所述经信道编码的串行数据转换为并行数据，并将所述并行数据输出到所述第一解码电路和所述第二解码电路中由所述接收控制单元选择的一个，并且，所述接收控制单元在不接收所述编码块的时段中选择所述第一解码电路，并在接收所述编码块的时段中选择所述第二解码电路。

根据本发明的用于在第一通信***中使用的第一通信方法是用于在经由串行信道从发送电路向接收电路传输经信道编码的串行数据的通信***中使用的通信方法，信道编码包括：第一信道编码，其中将m比特控制字符映射到n比特(m<n)编码码元；以及第二信道编码，其中通过扰码将数据字符的比特模式随机化，以生成编码块，所述第二信道编码在建立所述发送电路与所述接收电路之间的同步上比所述第一信道编码花费更多的时间，并比所述第一信道编码具有更小的编码损失，并且，所述用于在所述通信***中使用的通信方法在所述第一信道编码和所述第二信道编码之间切换的同时传输所述经信道编码的串行数据，并且在不传输所述编码块的时段中使用所述第一信道编码，并在传输所述编码块的时段中使用所述第二信道编码。

利用此结构，在不影响传输效率的空闲时段中，通信***可以选择第一编码电路，其执行具有大编码损失但实现同步的早期建立的信道编码。在发送基于数据字符(即分组载荷)而生成的编码块的时段中，通信***可以选择第二编码电路，其执行比第一信道编码具有更小的编码损失和更高的传输效率的信道编码。

工业实用性

在其间执行数据传输的装置中，根据本发明的发送电路、接收电路、以及包括上述两个电路的通信***各自作为实现码元同步的早期建立并同时抑制编码效率的降低的电路***是可使用的。

参考符号列表

100  主机装置

101  数据处理单元

102  接口电路

103  发送电路

104  PLL

105  接收电路

106  D0+端子

107  D0-端子

108  D1+端子

109  D1-端子

110  目标装置

111  后端单元

112  接口电路

113  接收电路

114  PLL

115  发送电路

116  D0+端子

117  D0-端子

118  D1+端子

119  D1-端子

121、122  串行信道

201  第一编码电路

202  第二编码电路

203  发送控制电路

204  串行驱动单元

205  串行单元(SER)

206  差动驱动单元

301  串行驱动单元

302  第一解码电路

303  第二解码电路

304  接收控制单元

305  差动接收单元

306  解串行单元

307  检测电路

Claims (14)

1.发送电路，其执行信道编码，并将经信道编码的串行数据经由串行信道发送到接收电路，所述发送电路包括：

第一编码电路，执行第一信道编码，在所述第一信道编码中，将m比特控制字符映射到n比特编码码元，m是1以上的整数且n是大于m的整数；

第二编码电路，执行第二信道编码，在所述第二信道编码中，通过扰码将数据字符的比特模式随机化以生成编码块，所述第二信道编码在建立与所述接收电路的同步上比所述第一信道编码花费更多的时间，并比所述第一信道编码具有更小的编码损失；

发送控制单元，选择所述第一编码电路和所述第二编码电路中的一个用于发送；以及

串行驱动单元，当所述发送控制单元选择所述第一编码电路时，所述串行驱动单元将所述第一编码电路所生成的编码码元转换为串行数据，并经由所述串行信道发送所述串行数据，并且，当所述发送控制单元选择所述第二编码电路时，所述串行驱动单元将所述第二编码电路所生成的编码块转换为串行数据，并经由所述串行信道发送所述串行数据，

所述发送控制单元在不发送所述数据字符的时段中选择所述第一编码电路，并且在发送所述数据字符的时段中选择所述第二编码电路。

2.如权利要求1所述的发送电路，

在不发送所述数据字符的时段中，所述发送控制单元使所述串行驱动单元进入节电状态，并且

当将所述串行驱动单元从所述节电状态恢复以使所述串行驱动单元发送所述数据字符时，所述发送控制单元

在所述数据字符的发送之前，在选择所述第一编码电路的状态中，控制所述串行驱动单元在预定时间段内继续发送确定所述第一信道编码中定义的同步定时的同步码元、以及发送表示所述数据字符的开始位置的编码码元，并接着

从所述第一编码电路切换到所述第二编码电路。

3.如权利要求1所述的发送电路，

所述第二编码电路通过根据预定扰码多项式将连续m个比特的数据字符扰码为m比特编码块而生成所述编码块。

4.如权利要求3所述的发送电路，

所述串行驱动单元以编码帧为单位转换编码码元，构成每个编码帧的比特数目等于构成每个所述编码码元的比特数目和构成所述编码块的比特数目的最小公倍数。

5.如权利要求4所述的发送电路，

所述发送控制单元在发送包括表示所述数据字符的开始位置的编码码元的编码帧时，从所述第一编码电路切换到所述第二编码电路。

6.如权利要求1所述的发送电路，

所述第二编码电路通过根据预定扰码多项式将连续n个比特的数据字符扰码为n比特编码块而生成所述编码块。

7.如权利要求1所述的发送电路，

所述第二编码电路通过根据预定扰码多项式每次将连续输入的m比特数据字符中的n个比特扰码为n比特编码块而生成编码块。

8.如权利要求6或7所述的发送电路，

所述发送控制单元在发送表示所述数据字符的开始位置的编码码元时，从所述第一编码电路切换到所述第二编码电路。

9.如权利要求8所述的发送电路，

所述发送控制单元在发送终止预定数目的数据字符的编码块时，从所述第二编码电路切换到所述第一编码电路。

10.如权利要求1所述的发送电路，

所述第二编码电路通过扰码预定数目的连续数据字符并向所述预定数目的连续数据字符添加s比特的同步报头而生成所述编码块，s是2以上的整数。

11.如权利要求10所述的发送电路，

所述同步报头是2比特或更长的附加信息，其包括从0至1或从1至0的至少一次比特转变，

所述同步报头包括添加到不终止所述预定数目的连续数据字符的编码块的非终止同步报头、以及添加到终止所述预定数目的连续数据字符的编码块的终止同步报头，并且

所述发送控制单元在发送已经添加了所述终止同步报头的编码块时，从所述第一编码电路切换到所述第二编码电路。

12.如权利要求1所述的发送电路，

所述发送控制单元执行控制，以使得在不发送所述数据字符的时段中，将从所述第一编码电路输出的编码码元的序列输入到所述第二编码电路中，以及

所述第二编码电路通过使用所述编码码元的序列初始化扰码单元。

13.接收电路，其经由串行信道从发送电路接收经信道编码的串行数据，所述经信道编码的串行数据通过第一信道编码或第二信道编码获得，在所述第一信道编码中，将m比特控制字符映射到n比特编码码元，m是1以上的整数且n是大于m的整数，在所述第二信道编码中，通过扰码将数据字符的比特模式随机化以生成编码块，所述第二信道编码在建立同步上比所述第一信道编码花费更多时间，并比所述第一信道编码具有更小的编码损失，所述接收电路包括：

第一解码电路，将所述编码码元解码为所述控制字符；

第二解码电路，通过解扰将所述编码块解码为所述数据字符；

接收控制单元，选择所述第一解码电路和所述第二解码电路中的一个用于接收；以及

串行接收单元，将经由所述串行信道接收的所述经信道编码的串行数据转换为并行数据，并将所述并行数据输出到所述第一解码电路和所述第二解码电路中由所述接收控制单元选择的一个，

所述接收控制单元在不接收所述编码块的时段中选择所述第一解码电路，并在接收所述编码块的时段中选择所述第二解码电路。

14.在发送电路中使用的发送方法，所述发送电路执行信道编码，并经由串行信道向接收电路发送经信道编码的串行数据，所述发送方法包括：

第一编码步骤，执行第一信道编码，在所述第一信道编码中，将m比特控制字符映射到n比特编码码元，m是1以上的整数且n是大于m的整数；

第二编码步骤，执行第二信道编码，在所述第二信道编码中，通过扰码将数据字符的比特模式随机化以生成编码块，所述第二信道编码在建立与所述接收电路的同步上比所述第一信道编码花费更多的时间，并比所述第一信道编码具有更小的编码损失；

发送控制步骤，通过选择所述第一信道编码和所述第二信道编码中的一个用于发送而控制发送；以及

发送步骤，当所述发送控制步骤选择所述第一信道编码时，将所述第一编码步骤所生成的编码码元转换为串行数据，并经由所述串行信道发送所述串行数据，并且当所述发送控制步骤选择所述第二信道编码时，将所述第二编码步骤所生成的编码块转换为串行数据，并经由所述串行信道发送所述串行数据，

所述发送控制步骤在不发送所述数据字符的时段中选择所述第一信道编码，并且在发送所述数据字符的时段中选择所述第二信道编码。