CN103137207B - 移位暂存器 - Google Patents

Abstract

本发明公开了一种移位暂存器，包括前级信号接收单元、后级信号接收单元、控制单元以及稳压开关。此移位暂存器藉由这些电路的配合运作，以持续稳定的电压来控制所要输出的信号。

Description

移位暂存器

技术领域

本发明是有关于一种移位暂存器，且特别是有关于一种具有稳定输出控制电压的移位暂存器（SHIFTREGISTER）。

背景技术

移位暂存器是一种被广泛使用的电子元件，在许多的电子产品中都可以见到它的踪迹。简单来说，一般都是将多个移位暂存器级连在一起以组成一个移位暂存器组，并使一个电子信号从前一级的移位暂存器传输到次一级的移位暂存器中。如此一来，藉由移位暂存器组内的信号传递的延迟时间，就可以使得一个电子信号在不同的时间在不同的位置上发挥正确的功效。

请参照图1A与图1B，其中图1A为一种常见的移位暂存器的电路图，而图1B则是此移位暂存器各对应节点的信号波形图。如图1A与图1B所示，移位暂存器10接收前一级移位暂存器的输出信号N-1、后一级移位暂存器的输出信号N+1、时脉信号CLK以及反相时脉信号XCLK等，以将这些信号做为移位暂存器10的控制信号。电位源VGL与VGH所输出的电位则控制了移位暂存器10的输出节点所输出的输出信号N的振幅。值得注意的是，在图1A中，输出信号N在时间区间t1(如图1B所示)内的稳定输出电位是由P型晶体管P1与P2的启/闭所控制。其中，P型晶体管P1的启/闭是被节点Q的电位所控制，而P型晶体管P2的启/闭则是由反相时脉信号XCK所控制。

如图1B所示，反相时脉信号XCK与节点Q的电位皆为周期性反复的电位；藉由此种设计，P型晶体管P1与P2将可轮流提供电位源VGH的电位至输出节点。然而，由于晶体管的启/闭操作需要转换时间(transitiontime)，所以在P型晶体管P1与P2进行启/闭切换时，输出信号N上的电位就容易出现不稳定的现象。

发明内容

本发明的目的之一就是在提供一种移位暂存器，其可降低本身输出信号的电位不稳定的现象。

本发明的目的之一是提供一种移位暂存器，其可动态调整本身输出信号的致能期间长度。

本发明提出一种移位暂存器，包括前级信号接收单元、后级信号接收单元、控制单元以及稳压开关。其中，前级信号接收单元具有前级信号输入端、前级第一预设电位输入端、前级第二预设电位输入端、前级第一控制信号输出端以及前级第二控制信号输出端。前级信号输入端接收前级信号，前级第一预设电位输入端电性耦接至第一预设电压源，而前级第二预设电位输入端则电性耦接至第二预设电压源；另外，此前级信号接收单元根据前级信号的电位以控制前级第一预设电位输入端与前级第一控制信号输出端之间的电性导通程度，并根据前级信号的电位以控制前级第二预设电位输入端与前级第二控制信号输出端之间的电性导通程度。后级信号接收单元具有后级信号输入端、后级第二预设电位输入端以及后级控制信号输出端；后级信号输入端接收后级信号，后级第二预设电位输入端电性耦接至第二预设电压源，而后级控制信号输出端则电性耦接至前级第一控制信号输出端；另外，后级信号接收单元根据后级信号的电位，控制后级第二预设电位输入端与后级控制信号输出端之间的电性导通程度。控制单元具有第一预设电位输入端、时脉信号输入端、反相时脉信号输入端、第一控制信号输入端、第二控制信号输入端以及输出端；第一预设电位输入端电性耦接至第一预设电压源，时脉信号输入端接收时脉信号，反相时脉信号输入端接收与时脉信号的相位互为反相的反相时脉信号，第一控制信号输入端电性耦接至前级第一控制信号输出端，而第二控制信号输入端则电性耦接至前级第二控制信号输出端；另外，控制单元根据反相时脉信号的电位、第一控制信号输入端的电位以及第二控制信号输入端的电位来控制时脉信号输入端与输出端之间的电性导通程度。稳压开关具有控制端、第一通路端与第二通路端；控制端电性耦接至控制单元的输出端，第一通路端电性耦接至前级第一控制信号输出端，且第二通路端电性耦接至前级信号接收单元的前级第一预设电位输入端。

本发明还提出一种移位暂存器，包括驱动控制信号产生模块以及驱动模块。驱动控制信号产生模块提供互为反相的第一驱动控制信号及第二驱动控制信号。驱动模块具有第一输入端、第二输入端、驱动模块第一预设电位输入端、驱动模块第二预设电位输入端、致能信号输入端以及驱动信号输出端。驱动模块电性耦接至驱动控制信号产生模块以使第一输入端接收第一驱动控制信号，并使第二输入端接收第二驱动控制信号；其中，驱动模块根据第一驱动控制信号控制驱动模块第一预设电位输入端与驱动信号输出端之间的电性导通程度，并根据第二驱动控制信号控制致能信号输入端与驱动信号输出端之间的电性导通程度，而致能信号输入端的致能期间长度则决定驱动信号输出端的致能期间长度。

本发明利用各单元的连接关系以及操作特性，使提供电位至输出端的导电路径被以稳定的方式持续开启着，相较于先前藉由晶体管不断启/闭以提供输出节点电位的方式来说，本发明所提供的方式无疑能使输出电位更为稳定。此外，能随意调整输出端的致能期间长度的设计方式，能够使得此种移位暂存器在运用上有更大的弹性。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1A为一种常见的移位暂存器的电路图。

图1B为图1A所示的移位暂存器中各对应节点的信号波形图。

图2为根据本发明一实施例的移位暂存器的电路方块图。

图3A为根据本发明一实施例的移位暂存器的电路图。

图3B为图3A所示的电路的操作时序图。

图4为根据本发明另一实施例的移位暂存器的电路图。

图5为根据本发明又一实施例的移位暂存器的电路图。

图6为根据本发明再一实施例的移位暂存器的电路方块图。

图7A为根据本发明一实施例的驱动控制信号产生模块的电路图。

图7B为根据本发明一实施例的驱动模块的电路图。

图7C为图7B的电路运作时的各节点波形时序图。

图8A为根据本发明再一实施例的移位暂存器的电路图。

图8B为移位暂存器800运作时的各节点波形时序图。

其中，附图标记：

20、60、80：移位暂存器

70：驱动控制信号产生模块

75：驱动模块

210：前级信号接收单元

220：后级信号接收单元

230：控制单元

240：稳压开关

600：驱动控制信号产生模块

610：驱动模块

800：发光信号产生单元

I1：前级信号输入端

I2：后级信号输入端

VP1：前级第一预设电位输入端

VP2：前级第二预设电位输入端

OP1：前级第一控制信号输出端

OP2：前级第二控制信号输出端

N-1：前级信号

VGH、VGL：预设电压源

Vf：后级第二预设电位输入端

Of：后级控制信号输出端

N+1：后级信号

VC：第一预设电位输入端

CC：时脉信号输入端

CX：反相时脉信号输入端

IC1：第一控制信号输入端

IC2：第二控制信号输入端

OC：输出端

CLK：时脉信号

XCLK：反相时脉信号

CS：控制端

S1、S2：通路端

Q、Boost、J、U、U’、S：节点

P1～P5、T1～T8、D1～D6、E1~E8：P型晶体管

DC、C1、C2、EC：电容

EN：致能信号

Od：驱动信号输出端

Id1、Id2：输入端

Vd1：驱动模块第一预设电位输入端

Vd2：驱动模块第二预设电位输入端

IEN：致能信号输入端

DRV1、DRV2：驱动控制信号

t1、t2：期间

TA、TB、TC、TD、TG、TH：时间点

OEM：发光控制信号输出端

EM：发光控制信号

具体实施方式

请参照图2，其为根据本发明一实施例的移位暂存器的电路方块图。在本实施例中，移位暂存器20包括了一个前级信号接收单元210、一个后级信号接收单元220、一个控制单元230以及一个稳压开关240。前级信号接收单元210上有一个前级信号输入端I1、一个前级第一预设电位输入端VP1、一个前级第二预设电位输入端VP2、一个前级第一控制信号输出端OP1以及一个前级第二控制信号输出端OP2。前级信号输入端I1接收来自前一级移位暂存器所输出的前级信号N-1。前级第一预设电位输入端VP1电性耦接至预设电压源VGH。前级第二预设电位输入端VP2电性耦接至预设电压源VGL。前级信号接收单元210内的详细电路设计将在后续参考其他图式举例说明，但总括来说，其电路设计需使前级信号接收单元210能根据前级信号N-1的电位来控制前级第一预设电位输入端VP1与前级第一控制信号输出端OP1之间的电性导通程度，并能根据前级信号N-1的电位来控制前级第二预设电位输入端VP2与前级第二控制信号输出端OP2之间的电性导通程度。

后级信号接收单元220上有一个后级信号输入端I2、一个后级第二预设电位输入端Vf以及一个后级控制信号输出端Of。后级信号输入端I2接收来自后一级移位暂存器所输出的后级信号N+1。后级第二预设电位输入端Vf电性耦接至预设电压源VGL。后级控制信号输出端Of电性耦接至前级信号接收单元210上的前级第一控制信号输出端OP1。后级信号接收单元220内的详细电路设计将在后续参考其他附图举例说明，但总括来说，其电路设计需使后级信号接收单元220能根据后级信号N+1的电位，控制后级第二预设电位输入端Vf与后级控制信号输出端Of之间的电性导通程度。

控制单元230上有一个第一预设电位输入端VC、一个时脉信号输入端CC、一个反相时脉信号输入端CX、一个第一控制信号输入端IC1、一个第二控制信号输入端IC2以及一个输出端OC。第一预设电压输入端VC电性耦接至预设电压源VGH。时脉信号输入端CC接收时脉信号CLK，而反相时脉信号输入端CX则接收与时脉信号CLK的相位互为反相的反相时脉信号XCLK。第一控制信号输入端IC1电性耦接至前级信号接收单元210上的前级第一控制信号输出端OP1，而第二控制信号输入端IC2则电性耦接至前级信号接收单元210上的前级第二控制信号输出端OP2。控制单元230内的详细电路设计将在后续参考其他附图举例说明，但总括来说，其电路设计需使控制单元230能根据反相时脉信号XCLK的电位、第一控制信号输入端IC1的电位以及第二控制信号输入端IC2的电位来控制时脉信号输入端CC与输出端OC之间的电性导通程度。

稳压开关240上有一个控制端CS以及两个通路端S1与S2。控制端CS电性耦接至控制单元230的输出端OC，通路端S1电性耦接至前级信号接收单元210上的前级第一控制信号输出端OP1，且通路端S2电性耦接至前级信号接收单元210的前级第一预设电位输入端VP1。

请接着参照图3A，其为根据本发明一实施例的移位暂存器的电路图。在本实施例中，先前图2所示的前级信号接收单元210包括了P型晶体管T1与T4，后级信号接收单元220包括了P型晶体管T3与电容C2，控制单元230包括了P型晶体管T5、T6、T7与T8以及电容C1，稳压开关240则包括了P型晶体管T2。

如图3A所示，所有的P型晶体管T1~T8各自具有一个控制端与两个通路端，电容C1与C2则各有两个通路端。在本实施例中，P型晶体管T1的控制端电性耦接至前级信号输入端I1，或是换句话说，P型晶体管T1的控制端可以直接做为前级信号输入端I1之用。再者，P型晶体管T1的一个通路端电性耦接至前级第一控制信号输出端OP1，并且电性耦接至节点Q；P型晶体管T1的另一个通路端则电性耦接至前级第一预设电位输入端VP1以接收由预设电压源VGH所提供的电位。P型晶体管T2的控制端电性耦接至图2中的控制单元230的输出端OC；P型晶体管T2的其中一个通路端电性耦接至前级第一控制信号输出端OP1以及节点Q，另一个通路端则电性耦接至前级第一预设电位输入端VP1以与预设电压源VGH电性耦接。

P型晶体管T3的控制端电性耦接至后级信号输入端I2，或是换句话说，P型晶体管T3的控制端可以直接做为前级信号输入端I2之用。再者，P型晶体管T3的一个通路端电性耦接至后级第二预设电位输入端Vf，另一个通路端则电性耦接至后级控制信号输出端Of，并且与前级第一控制信号输出端OP1同样电性耦接至节点Q。P型晶体管T4的控制端与P型晶体管T1的控制端同样电性耦接至前级信号输入端I1，其中一个通路端电性耦接至前级第二预设电位输入端VP2，另一个通路端则电性耦接至前级第二控制信号输出端OP2。

P型晶体管T5的控制端电性耦接至第二控制信号输入端IC2，并因此与前级第二控制信号输出端OP2相电性耦接；P型晶体管T5的其中一个通路端电性耦接至时脉信号输入端CC以接收时脉信号CLK，另一通路端则电性耦接至输出端OC。P型晶体管T6的控制端电性耦接至第一控制信号输入端IC1，并因此与前级第一控制信号输出端OP1相电性耦接；P型晶体管T6的其中一个通路端电性耦接至第二控制信号输入端IC2并因此与前级第二控制信号输出端OP2相电性耦接，另一通路端则电性耦接至第一预设电位输入端VP1以接收预设电压源VGH所提供的电位。

P型晶体管T7的控制端电性耦接至第一控制信号输入端IC1，并因此与P型晶体管T6的控制端同样与前级第一控制信号输出端OP1相电性耦接。P型晶体管T7的一个通路端电性耦接至输出端OC，另一通路端则电性耦接至第一预设电位输入端VC。P型晶体管T8的两个通路端分别与P型晶体管T7的两个通路端电性耦接在一起，但P型晶体管T8的控制端是电性耦接到反相时脉信号输入端CX以接收反相时脉信号XCLK。最后，电容C1的一端电性耦接至输出端OC，另一端电性耦接至第二控制信号输入端IC2；电容C2的一端电性耦接至后级第二预设电位输入端Vf，且另一端电性耦接至后级控制信号输出端Of并因此与前级第一控制信号输出端OP1相电性耦接。

接下来请一并参照图3A与图3B。图3B为图3A所示的电路的操作时序图，其中假设了逻辑低电位为致能电位而逻辑高电位为非致能电位，且由预设电压源VGH提供逻辑高电位，而由预设电压源VGL提供逻辑低电位。如此二图所示，在时间点TA之前，移位暂存器20的前一级移位暂存器所输出的前级信号N-1与移位暂存器20的后一级移位暂存器所输出的后级信号N+1都为逻辑高电位(亦即非致能状态)，而时脉信号CLK与反相时脉信号XCLK则持续互为反相的周期性变化。在此时，P型晶体管T1、T3与T4因受前级信号N-1与后级信号N+1的控制而关闭，其他P型晶体管与节点Q、Boost及输出端OC所输出的输出信号N的电位则维持在特定的电位上。简单来说，在时间点TA之前，移位暂存器20中的各点电位会被维持在初始化状况、前次移位暂存器20的操作结果或因反相时脉信号XCK启/闭P型晶体管T8所造成的电位变化等三种特定电位状态的其中一种状态中。

接着，在时间点TA与TB之间，由于前级信号N-1从逻辑高电位转换为逻辑低电位，所以P型晶体管T1与T4会转为开启。节点Q的电位因为P型晶体管T1的开启而被上拉至接近预设电压源VGH所提供的电位(也就是逻辑高电位)；相对地，节点Boost的电位则因为P型晶体管T4的开启而被下拉至接近预设电压源VGL所提供的电位(也就是逻辑低电位)。此时呈现逻辑高电位的节点Q将使得P型晶体管T6与T7为关闭状态。相反地，呈现逻辑低电位的节点Boost使得P型晶体管T5为开启状态，而呈现逻辑低电位的反相时脉信号XCK也使得P型晶体管T8为开启状态。据此，输出信号N会被上拉至逻辑高电位并使得P型晶体管T2为关闭状态。

在时间点TB与TC之间，前级信号N-1从逻辑低电位转换为逻辑高电位，所以P型晶体管T1与T4会转为关闭状态；此外，由于后级信号N+1持续保持在逻辑高电位，所以P型晶体管T3也持续保持在关闭状态。在这段期间，随着反相时脉信号XCK由逻辑低电位转换为逻辑高电位，P型晶体管T8也随之转为关闭状态而使预设电压源VGH无法透过晶体管T8来影响输出信号N的电位。然而，随着时脉信号CLK由逻辑高电位转换为逻辑低电位，除了节点Boost的电位会被进一步拉低之外，P型晶体管T5的持续开启就使得输出信号N的电位被下拉至与时脉信号CLK几近相同的逻辑低电位。电位被下拉的输出信号N使得P型晶体管T2转为开启状态，并使节点Q的电位因此保持在接近预设电压源VGH所提供的电位。如此还可进一步回过头来维持P型晶体管T6与T7于关闭状态，以藉此保证整个电路的稳定运作。

在时间点TC与TD之间，由于后级信号N+1从逻辑高电位转换为逻辑低电位，因此P型晶体管T3随之转为开启状态并使节点Q的电位被下拉至接近预设电压源VGL所提供的电位。由于节点Q的电位被下拉至逻辑低电位，因此P型晶体管T6与T7转为开启状态，进而使节点Boost以及输出信号N的电位被对应上拉至接近逻辑高电位。在这种状况下，P型晶体管T5因为节点Boost为逻辑高电位而转为关闭状态并因此使得时脉信号CK不会影响输出信号N的电位转换。相对地，处于逻辑低电位的反相时脉信号XCK使得P型晶体管T8随的转换为开启状态，而输出信号N则因为透过P型晶体管T8而电性耦接至预设电压源VGH所以同样被上拉至接近逻辑高电位。再者，由于输出信号N转换为逻辑高电位，P型晶体管T2即因此而关闭，再加上因为前级信号N-1仍处于逻辑高电位而造成P型晶体管T1处于关闭状态，因此节点Q的电位将保持在逻辑低电位而不被上拉至预设电压源VGH所提供的逻辑高电位。

在时间点TD之后，前级信号N-1与后级信号N+1都维持在逻辑高准位，于是对应的P型晶体管T1、T3与T4都被关闭。而节点Q在逻辑低电位的状况下使得P型晶体管T6与T7为开启状态，故此造成了节点Boost与输出信号N都为逻辑高电位。输出信号N的逻辑高电位控制了P型晶体管T2为关闭状态。在P型晶体管T1与T2都被关闭的状况下，节点Q与预设电压源VGH间为电性不导通，所以节点Q的电位会被维持在逻辑低电位，进而保证了整个电路的稳定状态。

综上所述，Q点电位在时间点TC之后的整个期间t1内都保持稳定电位，于是P型晶体管T7就能保持稳定开启的状态，进而使得输出信号N能有一个稳定的上拉电压源(即预设电压源VGH)。相较于在图1B的期间t1中的Q点电位周期性变化所引起的输出信号N的不稳定现象，上述实施例所提供的电路架构无疑的能使输出信号N的电位更为稳定。

值得注意的是，虽然在前述实施例中都是以P型晶体管为例来进行说明，但实际上也可以采用全N型晶体管所组成的电路来组成相关电路。请参照图4，其为根据本发明另一实施例的移位暂存器的电路图。在此实施例中，各晶体管之间的连接关系与图3A所示者相同，在此不予赘述。惟，因为逻辑低电位对N型晶体管而言为致能的较佳选择，所以原本在图3A中电性耦接至预设电压源VGH的部分，在图4中就被改为电性耦接至预设电压源VGL；而在图3A中电性耦接至预设电压源VGL的部分，在图4中则被改为电性耦接至预设电压源VGH。图4所示的电路在运作时的信号时序图与图3B所示者雷同，仅需将逻辑高、低电位互换即可将图3B所示的信号时序图转成适用于图4的信号时序图；再者，图4所示的电路的操作原理与先前藉图3A与3B所述的实施例者相当，在此同样不再赘述。

除了上述以持续稳定的节点Q的电位来达成稳定输出信号N的电位的目标之外，还可以进一步考量因为晶体管漏电而造成的电位不稳定现象。请参照图5，其为根据本发明又一实施例的移位暂存器的电路图。本实施例是以图3A所示的电路图另外加上三个P型晶体管P3、P4与P5来减少节点Q因为晶体管的漏电流而产生的电位变化的程度。在本实施例中，P型晶体管P3电性耦接在P型晶体管T1(相当于图3A所示的P型晶体管T1)与预设电压源VGH之间，P型晶体管P4电性耦接在P型晶体管T2(相当于图3A所示的P型晶体管T2)与预设电压源VGH之间，而P型晶体管P5则电性耦接在P型晶体管T2与预设电压源VGL之间。

请同时参照图2。如图2与图5所示，P型晶体管P3的控制端与P型晶体管T1的控制端同样接收前级信号N-1，或者说两个P型晶体管P3与T1的控制端都电性耦接至图2所示的前级信号输入端I1。P型晶体管P3的一个通路端电性耦接到节点Q，或者也可以说成电性耦接至图2所示的前级信号接收单元210的前级第一预设电位输入端VP1，并因此与P型晶体管T1的一个通路端互相电性耦接；而P型晶体管P3的另一个通路端则电性耦接到预设电压源VGH。藉此，P型晶体管T1与P3将同时启/闭，所以P型晶体管P3对于节点Q的电位的影响时间与P型晶体管T1对于节点Q的电位的影响时间相当。

请同时参照图3B。由于P型晶体管T1在图3B所示的时间点TB之后就因为前级信号N-1转为逻辑高电位而被关闭，所以P型晶体管P3在时间点TB之后也会被关闭，而P型晶体管T1与P3之间的电位也因此会被维持在逻辑高电位。当节点Q的电位在时间点TC被下拉至逻辑低电位之后，虽然在初期P型晶体管T1以及T2各自的两个通路端之间的电位差造成了可能出现的漏电流，但P型晶体管P3的两个通路端之间几乎相同的电位就能够阻断这种漏电流通过。

请再参照图2与图5。P型晶体管P4的控制端与P型晶体管T2的控制端同样接收输出信号N，或者说两个P型晶体管P4与T2的控制端都电性耦接至图2所示的控制单元230上的输出端OC。P型晶体管P4的一个通路端电性耦接至图2所示的前级第一预设电位输入端VP1，并因此与P型晶体管T2的其中一个通路端互相电性耦接；P型晶体管P4的另一个通路端则电性耦接到预设电压源VGH。藉此，P型晶体管T2与P4将同时启/闭，所以P型晶体管P4对于节点Q的电位的影响时间与P型晶体管T2对于节点Q的电位的影响时间相当。

请同时参照图3B。由于P型晶体管T2在图3B所示的时间点TC之后就因为输出信号N转为逻辑高电位而被关闭，所以P型晶体管P4在时间点TC之后也会被关闭，而P型晶体管T2与P4之间的电位也因此会被维持在逻辑高电位。当节点Q的电位在时间点TC被下拉至逻辑低电位之后，虽然在初期P型晶体管T1以及T2各自的两个通路端之间的电位差造成了可能出现的漏电流，但P型晶体管P4的两个通路端之间几乎相同的电位就能够阻断这种漏电流的通过。

接下来仍请参照图2与图5。P型晶体管P5的控制端电性耦接至图2所示的前级信号接收单元210中的前级第一控制信号输出端OP1，并因此也电性耦接至节点Q；P型晶体管P5的其中一个通路端电性耦接至预设电压源VGL，而另一个通路端则电性耦接至前级信号接收单元210中的前级第一预设电位输入端VP1。

请同时参照图3B，因为节点Q的电位在时间点TC之后被下拉至逻辑低电位，所以控制端电性耦接至节点Q的P型晶体管P5在时间点TC之后就会开启。随着P型晶体管P5的开启，原本P型晶体管T1接触P型晶体管P3的那一个通路端，以及P型晶体管T2接触P型晶体管P4的那一个通路端上的高电位，就会被下拉至接近于预设电压源VGL所提供的逻辑低电位。如此一来，原本由于P型晶体管T1的两个通路端之间的电位差距所造成的漏电流就会减少甚至消失。类似的，原本由于P型晶体管T2的两个通路端之间的电位差距所造成的漏电流也会减少甚至消失。

综上所述，在图3B所示的时间点TC之后，初期可以先藉由新增加的P型晶体管P3与P4来阻断漏电流的通过，而在后期则可以进一步藉由P型晶体管P5来降低或消灭在P型晶体管T1与T2上所产生的漏电流。

类似的，在全N型晶体管的架构上也可以增加几个N型晶体管来达到同样的目的。此种电路架构与操作方式与前述实施例极为类似，在此就不多加说明。

接下来请参照图6，其为根据本发明再一实施例的移位暂存器的电路方块图。在本实施例中所提到的移位暂存器60，除了先前在图2中显示出来的移位暂存器20所包含的电路架构之外，更进一步包括了一个驱动控制信号产生模块600以及一个驱动模块610。驱动控制信号产生模块600用以提供一个驱动控制信号DRV1，而此驱动控制信号DRV1与图2所示的控制单元230的输出端OC上的电位所组成的驱动控制信号DRV2(也就是前述的输出信号N)的相位相反。

在本实施例中，驱动模块610具有两个输入端Id1与Id2、一个驱动模块第一预设电位输入端Vd1、一个驱动模块第二预设电位输入端Vd2、一个致能信号输入端IEN以及一个驱动信号输出端Od。输入端Id1电性耦接至驱动控制信号产生模块600以接收驱动控制信号DRV1，输入端Id2电性耦接至前述控制单元230的输出端OC以接收驱动控制信号DRV2。驱动模块610内的详细电路设计将在后续参考其他附图举例说明，但总括来说，其电路设计需使驱动模块610能根据第一驱动控制信号DRV1而控制驱动模块第一预设电位输入端Vd1与驱动信号输出端Od之间的电性导通程度，并能根据第二驱动控制信号DRV2而控制致能信号输入端IEN与驱动信号输出端Od之间的电性导通程度。

请参照图7A，其为根据本发明一实施例的驱动控制信号产生模块的电路图。在本实施例中，驱动控制信号产生模块70包括了两个P型晶体管D1与D2，且每个P型晶体管各具有一个控制端与两个通路端。请一并参照图3A，晶体管D1的控制端电性耦接至前级第一控制信号输出端OP1，并因此相当于电性耦接至节点Q；晶体管D1的其中一个通路端电性耦接至前述驱动模块610的输入端Id1，而另一个通路端则电性耦接至预设电压源VGL。晶体管D2的控制端电性耦接至前级第二控制信号输出端OP2，并因此相当于电性耦接至节点Boost；晶体管D2的其中一个通路端接收反相时脉信号XCK，而另一个通路端则电性耦接至前述驱动模块610的输入端Id1。

请参照图7B，其为根据本发明一实施例的驱动模块的电路图。在本实施例中，驱动模块75包括了四个P型晶体管D3、D4、D5与D6，以及一个电容DC。如图所示，P型晶体管D3的控制端电性耦接至输入端Id1以接收驱动控制信号DRV1，其中一个通路端电性耦接至驱动信号输出端Od，另一个通路端则电性耦接至预设电压源VGH。P型晶体管D4的控制端同样电性耦接至输入端Id1以接收驱动控制信号DRV1，其中一个通路端电性耦接至预设电压源VGH，另一个通路端与电容DC的其中一端电性耦接于节点S，而电容DC的另一端则电性耦接至驱动信号输出端Od。P型晶体管D5的控制端电性耦接至输入端Id2以接收驱动控制信号DRV2，其中一个通路端电性耦接至预设电压源VGL，另一个通路端则与P型晶体管D4的一个通路端以及电容DC的一端电性耦接在节点S。P型晶体管D6的控制端电性耦接至节点S，其中一个通路端电性耦接至致能信号输入端IEN，另一个通路端则电性耦接至驱动信号输出端Od。

请合并参照图7B与图7C，其中图7C为图7B的电路运作时的各节点波形时序图。如图7C所示，在时间点TG与TH之间的时候，驱动控制信号DRV1为逻辑高电位而驱动控制信号DRV2则相对的为逻辑低电位，因此P型晶体管D3与D4相应地被关闭，而P型晶体管D5则相应地被开启。因此，节点S的电位首先被P型晶体管D5影响而被下拉至约相当于预设电压源VGL所提供的逻辑低电位，之后随着致能信号输入端IEN上的信号EN被致能为逻辑低电位，节点S上的电位会进一步被往下拉以确保信号EN的电位能被适当地传递到驱动信号输出端Od。

在时间点TG到TH这一段时间以外的时段内，由于驱动控制信号DRV1为逻辑低电位而驱动控制信号DRV2为逻辑高电位，因此P型晶体管D3与D4相应地被开启，而P型晶体管D5则相应地被关闭。如此一来，节点S的电位将被上拉至约略等同于由预设电压源VGH所提供的逻辑高电位，进而使得驱动信号输出端Od也维持在约略等同于由预设电压源VGH所提供的逻辑高电位。

综上所述，只有在时间点TG到TH这一段时间内，驱动信号输出端Od(或者说驱动信号SCAN)的电位才可能被致能(在本实施例中，被致能意指处于逻辑低电位附近)；而致能信号输入端IEN上的致能信号EN的期间长度也就决定了驱动信号SCAN被致能的期间长度t2。换言之，藉由图6或图7A与图7B的电路设计，可以使得移位暂存器的输出信号中的致能期间长短得到适当地动态调整空间。

另外值得注意的是，如图7C所示般，驱动控制信号DRV1以及DRV2只要是互为反相的信号就可以，并不一定必须严格依照图2或图6的方式来建构对应的电路。换言之，只要有两个互为反相的信号做为驱动控制信号DRV1与DRV2而被分别提供到输入端Id1与Id2，那么就可以藉由图7B所示的电路来达到使用不同致能期间的致能信号来调整驱动信号SCAN的致能期间长度的目标。再者，图7A与7B所示的电路虽然是以P型晶体管来设计，但此技术领域者当能轻易将此设计转换为以N型晶体管为主的电路。由于这类转换可在有限度的调整下完成，在此就不另加说明。

接下来请参照图8A，其为根据本发明再一实施例的移位暂存器的电路图。本实施例中的移位暂存器80除了包括前述的移位暂存器20的所有电路之外，更进一步包括了一个发光信号产生单元800。发光控制信号产生单元800中有一个发光控制信号输出端OEM以输出发光控制信号EM。在本实施例中，发光信号产生单元800包括了八个P型晶体管E1～E8以及一个电容EC，其中每一个P型晶体管各具有一个控制端与两个通路端。

如图所示，P型晶体管E1、E2与E3的控制端都是电性耦接至移位暂存器20内的前级第二控制信号输出端OP2(相当于节点Boost)，并各有一个通路端电性耦接至预设电压源VGH。P型晶体管E1的另一个通路端与P型晶体管E4的其中一个通路端电性耦接于节点J，而P型晶体管E4的另一个通路端则电性耦接至预设电压源VGL，且P型晶体管E4的控制端电性耦接至前级第一控制信号输出端OP1(相当于节点Q)。P型晶体管E2的另一个通路端与P型晶体管E5及E6的控制端电性耦接于节点U，而P型晶体管E3的另一个通路端则电性耦接至发光控制信号输出端OEM。再者，P型晶体管E5的一个通路端电性耦接至节点J，P型晶体管E6的一个通路端电性耦接至预设电压源VGL，而P型晶体管E6的另一个通路端电性耦接至发光控制信号输出端OEM。P型晶体管E7的控制端接收时脉信号CK，其中一个通路端电性耦接至预设电压源VGL，另一个通路端则与电容EC的一端以及P型晶体管E5的另一个通路端电性耦接于节点U’。P型晶体管E8的控制端接收后级信号N+1，其中一个通路端电性耦接至预设电压源VGL，另一个通路端则与P型晶体管E2的一个通路端一起电性耦接至节点U。最后，电容EC的两端分别电性耦接至节点U以及U’。

请合并参照图8A与图8B，其中图8B为移位暂存器80运作时的各节点波形时序图。关于前级信号N-1、后级信号N+1、时脉信号CK、反相时脉信号XCK、节点Boost的电位变化波形、节点Q的电位变化波形以及输出信号N的波形等，都已经在先前的实施例中说明过，在此就不再重述。以下将重点放在介绍发光信号产生单元800的操作原理。

如图8B所示，在时间点TA，节点Q的电位以及时脉信号CK由逻辑低电位转换为逻辑高电位、后级信号N+1的电位维持在逻辑高电位，而节点Boost的电位则由逻辑高电位转换为逻辑低电位。相对应的，P型晶体管E1、E2、与E3会由关闭状态转为开启状态、P型晶体管E4与E7由开启状态转为关闭状态，而P型晶体管E8则维持在关闭状态。于是，在时间点TA到时间点TB之间的这一段期间内，节点J、节点U以及发光控制信号输出端OEM的电位将分别透过P型晶体管E1、E2与E3而被上拉至接近预设电压源VGH的逻辑高电位并因此使P型晶体管E5与E6处于关闭状态。

在时间点TB，节点Q维持在逻辑高电位，时脉信号CK由逻辑高电位转换为逻辑低电位、后级信号N+1维持在逻辑高电位，而节点Boost的电位则由逻辑低电位转换至更低的电位。相应的，P型晶体管E1、E2与E3会维持在开启状态、P型晶体管E4与E8维持在关闭状态，而P型晶体管E7则由关闭状态转换为开启状态。于是，在时间点TB到时间点TC之间的这一段期间内，节点J、节点U以及发光控制信号输出端OEM的电位将分别透过P型晶体管E1、E2与E3而被上拉至接近预设电压源VGH的逻辑高电位并因此使P型晶体管E5与E6处于关闭状态，而节点U’的电位则会透过P型晶体管E7而被下拉至接近预设电压源VGL的逻辑低电位。

在时间点TC，节点Q的电位以及后级信号N+1都由逻辑高电位转换为逻辑低电位、时脉信号CK由逻辑低电位转换为逻辑高电位，而节点Boost的电位则被上拉至逻辑高电位。相应的，P型晶体管E1、E2、E3与E7会由开启状态转换为关闭状态，而P型晶体管E4与E8则会由关闭状态转换为开启状态。于是，在时间点TC到时间点TD之间的这一段期间内，节点U的电位将透过P型晶体管E8而被下拉至接近预设电压源VGL的逻辑低电位，并进而使得P型晶体管E5与E6成为开启状态。而由于P型晶体管E6开启，所以发光控制信号输出端OEM的电位将透过P型晶体管E6而被下拉至接近预设电压源VGL的逻辑低电位。

藉由上述的电路设计，可以得到一个致能时间长度为时脉信号CK的两倍的发光控制信号EM(在此实施例中，发光控制信号EM在逻辑高电位时称为被致能)。藉由一些电路元件的调整与增减，发光控制信号EM的致能时间长度可以被设计为时脉信号CK的致能时间的整数倍。此类变化设计为此技术领域者可以根据上述实施例内容而设计得出，在此不一一说明。

图8A与图8B所提出的设计能够在时脉信号CK与发光控制号EM之间提供一种准确的倍率关系，相当适于使用在所有必需透过类比电路(例如AMOLED的补偿电路)来进行操作的显示器驱动控制中。

综上所述，本发明使提供电位至输出端的导电路径被以稳定的方式持续开启着，相较于先前藉由晶体管不断启/闭以提供输出节点电位的方式来说，本发明所提供的方式无疑能使输出电位更为稳定。此外，能随意调整输出端的致能期间长度的设计方式，能够使得此种移位暂存器在运用上有更大的弹性。

虽然本发明已以较佳实施例公开如上，但其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与修改，因此本发明的保护范围当视后附的权利要求保护范围所界定者为准。

Claims (7)

1.一种移位暂存器，其特征在于，包括：

一前级信号接收单元，具有一前级信号输入端、一前级第一预设电位输入端、一前级第二预设电位输入端、一前级第一控制信号输出端以及一前级第二控制信号输出端，其中该前级信号输入端接收一前级信号，该前级第一预设电位输入端电性耦接至一第一预设电压源，该前级第二预设电位输入端电性耦接至一第二预设电压源，且该前级信号接收单元根据该前级信号的电位以控制该前级第一预设电位输入端与该前级第一控制信号输出端之间的电性导通程度，并根据该前级信号的电位以控制该前级第二预设电位输入端与该前级第二控制信号输出端之间的电性导通程度；

一后级信号接收单元，具有一后级信号输入端、一后级第二预设电位输入端以及一后级控制信号输出端，其中该后级信号输入端接收一后级信号，该后级第二预设电位输入端电性耦接至该第二预设电压源，该后级控制信号输出端电性耦接至该前级第一控制信号输出端，且该后级信号接收单元根据该后级信号的电位，控制该后级第二预设电位输入端与该后级控制信号输出端之间的电性导通程度；

一控制单元，具有一第一预设电位输入端、一时脉信号输入端、一反相时脉信号输入端、一第一控制信号输入端、一第二控制信号输入端以及一输出端，该第一预设电位输入端电性耦接至该第一预设电压源，该时脉信号输入端接收一时脉信号，该反相时脉信号输入端接收相位与该时脉信号反相的一反相时脉信号，该第一控制信号输入端电性耦接至该前级第一控制信号输出端，该第二控制信号输入端电性耦接至该前级第二控制信号输出端，且该控制单元根据该反相时脉信号的电位、该第一控制信号输入端的电位以及该第二控制信号输入端的电位来控制该时脉信号输入端与该输出端之间的电性导通程度；

一稳压开关，具有一控制端、一第一通路端与一第二通路端，该控制端电性耦接至该控制单元的该输出端，该第一通路端电性耦接至该前级第一控制信号输出端，且该第二通路端电性耦接至该前级信号接收单元的该前级第一预设电位输入端；

一驱动控制信号产生模块，提供一第一驱动控制信号，该第一驱动控制信号与该控制单元的该输出端上的电位所组成的一第二驱动控制信号的相位相反；以及

一驱动模块，具有一第一输入端、一第二输入端、一驱动模块第一预设电位输入端、一驱动模块第二预设电位输入端、一致能信号输入端以及一驱动信号输出端，该第一输入端电性耦接至该驱动控制信号产生模块以接收该第一驱动控制信号，该第二输入端电性耦接至该控制单元的该输出端以接收该第二驱动控制信号，且该驱动模块根据该第一驱动控制信号控制该驱动模块第一预设电位输入端与该驱动信号输出端之间的电性导通程度，并根据该第二驱动控制信号控制该致能信号输入端与该驱动信号输出端之间的电性导通程度；

其中，该驱动模块包括：

一第一晶体管，具有控制端、第一通路端与第二通路端，该第一晶体管的控制端电性耦接至该第一输入端，该第一晶体管的第一通路端电性耦接至该驱动信号输出端，该第一晶体管的第二通路端电性耦接至该第一预设电压源；

一第二晶体管，具有控制端、第一通路端与第二通路端，该第二晶体管的控制端电性耦接至该第一输入端，该第二晶体管的第一通路端电性耦接至该第一预设电压源；

一第三晶体管，具有控制端、第一通路端与第二通路端，该第三晶体管的控制端电性耦接至该第二输入端，该第三晶体管的第一通路端电性耦接至该第二预设电压源，该第三晶体管的第二通路端电性耦接至该第二晶体管的第二通路端；

一第四晶体管，具有控制端、第一通路端与第二通路端，该第四晶体管的控制端电性耦接至该第三晶体管的第二通路端，该第四晶体管的第一通路端电性耦接至该致能信号输入端，该第四晶体管的第二通路端电性耦接至该驱动信号输出端；以及

一电容，一端电性耦接至该驱动信号输出端，另一端电性耦接至该第二晶体管的第二通路端。

2.如权利要求1所述的移位暂存器，其特征在于，该前级信号接收单元包括：

一第一晶体管，具有控制端、第一通路端与第二通路端，该第一晶体管的控制端电性耦接至该前级信号输入端，该第一晶体管的第一通路端电性耦接至该前级第一控制信号输出端，且该第一晶体管的第二通路端电性耦接至该前级第一预设电位输入端；以及

一第二晶体管，具有控制端、第一通路端与第二通路端，该第二晶体管的控制端电性耦接至该前级信号输入端，该第二晶体管的第一通路端电性耦接至该前级第二预设电位输入端，且该第二晶体管的第二通路端电性耦接至该前级第二控制信号输出端。

3.如权利要求1所述的移位暂存器，其特征在于，该后级信号接收单元包括：

一晶体管，具有控制端、第一通路端与第二通路端，该晶体管的控制端电性耦接至该后级信号输入端，该晶体管的第一通路端电性耦接至该后级第二预设电位输入端，且该晶体管的第二通路端电性耦接至该后级控制信号输出端；以及

一电容，一端电性耦接至该后级第二预设电位输入端，另一端电性耦接至该后级控制信号输出端。

4.如权利要求1所述的移位暂存器，其特征在于，该控制单元包括：

一第一晶体管，具有控制端、第一通路端与第二通路端，该第一晶体管的控制端电性耦接至该第二控制信号输入端，该第一晶体管的第一通路端电性耦接至该时脉信号输入端，该第一晶体管的第二通路端电性耦接至该输出端；

一第二晶体管，具有控制端、第一通路端与第二通路端，该第二晶体管的控制端电性耦接至该第一控制信号输入端，该第二晶体管的第一通路端电性耦接至该第二控制信号输入端，该第二晶体管的第二通路端电性耦接至该第一预设电位输入端；

一第三晶体管，具有控制端、第一通路端与第二通路端，该第三晶体管的控制端电性耦接至该第一控制信号输入端，该第三晶体管的第一通路端电性耦接至该输出端，该第三晶体管的第二通路端电性耦接至该第一预设电位输入端；

一第四晶体管，具有控制端、第一通路端与第二通路端，该第四晶体管的控制端电性耦接至该反相时脉信号输入端，该第四晶体管的第一通路端电性耦接至输出端，该第四晶体管的第二通路端电性耦接至该第一预设电位输入端；以及

一电容，一端电性耦接至该输出端，另一端电性耦接至该第二控制信号输入端。

5.如权利要求1所述的移位暂存器，其特征在于，更包括：

一第一晶体管，具有控制端、第一通路端与第二通路端，该第一晶体管的控制端接收该前级信号，该第一晶体管的第一通路端电性耦接至该前级信号接收单元的该前级第一预设电位输入端，该第一晶体管的第二通路端电性耦接至该第一预设电压源；

一第二晶体管，具有控制端、第一通路端与第二通路端，该第二晶体管的控制端电性耦接至该控制单元的该输出端，该第二晶体管的第一通路端电性耦接至该前级信号接收单元的该前级第一预设电位输入端，该第二晶体管的第二通路端电性耦接至该第一预设电压源；以及

一第三晶体管，具有控制端、第一通路端与第二通路端，该第三晶体管的控制端电性耦接至该前级信号接收单元的该前级第一控制信号输出端，该第三晶体管的第一通路端电性耦接至该第二预设电压源，该第三晶体管的第二通路端电性耦接至该前级信号接收单元的该前级第一预设电位输入端。

6.如权利要求1所述的移位暂存器，其特征在于，该驱动控制信号产生模块包括：

一第一晶体管，具有控制端、第一通路端与第二通路端，该第一晶体管的控制端电性耦接至该前级信号接收单元的该前级第一控制信号输出端，该第一晶体管的第一通路端电性耦接至该驱动模块的该第一输入端，该第一晶体管的第二通路端电性耦接至该第二预设电压源；以及

一第二晶体管，具有控制端、第一通路端与第二通路端，该第二晶体管的控制端电性耦接至该前级信号接收单元的该前级第二控制信号输出端，该第二晶体管的第一通路端接收该反相时脉信号，该第二晶体管的第二通路端电性耦接至该驱动模块的该第一输入端。

7.一种移位暂存器，其特征在于，包括：

一驱动控制信号产生模块，提供互为反相的一第一驱动控制信号与一第二驱动控制信号；以及

一驱动模块，具有一第一输入端、一第二输入端、一驱动模块第一预设电位输入端、一驱动模块第二预设电位输入端、一致能信号输入端以及一驱动信号输出端，该驱动模块电性耦接至该驱动控制信号产生模块以使该第一输入端接收该第一驱动控制信号，并使该第二输入端接收该第二驱动控制信号，且该驱动模块根据该第一驱动控制信号控制该驱动模块第一预设电位输入端与该驱动信号输出端之间的电性导通程度，并根据该第二驱动控制信号控制该致能信号输入端与该驱动信号输出端之间的电性导通程度，

其中，该致能信号输入端的致能期间长度决定该驱动信号输出端的致能期间长度；

其中，该驱动模块包括：

一第一晶体管，具有控制端、第一通路端与第二通路端，该第一晶体管的控制端电性耦接至该第一输入端，该第一晶体管的第一通路端电性耦接至该驱动信号输出端，该第一晶体管的第二通路端电性耦接至该驱动模块第一预设电位输入端；

一第二晶体管，具有控制端、第一通路端与第二通路端，该第二晶体管的控制端电性耦接至该第一输入端，该第二晶体管的第一通路端电性耦接至该驱动模块第一预设电位输入端；

一第三晶体管，具有控制端、第一通路端与第二通路端，该第三晶体管的控制端电性耦接至该第二输入端，该第三晶体管的第一通路端电性耦接至该驱动模块第二预设电位输入端，该第三晶体管的第二通路端电性耦接至该第二晶体管的第二通路端；

一第四晶体管，具有控制端、第一通路端与第二通路端，该第四晶体管的控制端电性耦接至该第三晶体管的第二通路端，该第四晶体管的第一通路端电性耦接至该致能信号输入端，该第四晶体管的第二通路端电性耦接至该驱动信号输出端；以及

一电容，一端电性耦接至该驱动信号输出端，另一端电性耦接至该第二晶体管的第二通路端。