CN105741742B - 一种移位寄存器单元、栅极驱动电路及其驱动方法 - Google Patents

Abstract

本发明公开一种移位寄存器单元、栅极驱动电路及其驱动方法，涉及显示技术领域，为解决因移位寄存器单元中的输出模块容易被耦合串扰而出现误输出的问题。该移位寄存器单元包括：输入模块、输出模块、复位模块和下拉控制模块；在复位阶段，复位模块用于在复位信号的作用下，将上拉节点的电压和输出模块的输出端电压均拉低至栅极关断电压；下拉控制模块用于在下拉控制信号的作用下，将上拉节点的电压和输出模块的输出端电压均拉低至栅极关断电压；在保持阶段，下拉控制模块用于在下拉控制信号的作用下，使输出模块的输出端电压保持在栅极关断电压。本发明提供的移位寄存器单元用于提供栅极驱动信号。

Description

一种移位寄存器单元、栅极驱动电路及其驱动方法

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及其驱动方法。

背景技术

随着显示技术的不断发展，越来越多的显示装置采用阵列基板行驱动(Gate OnArray，以下简称GOA)技术，这种GOA技术是直接将栅极驱动电路集成在阵列基板的非显示区域上，在很大程度上缩小了阵列基板的边框宽度。集成在阵列基板上的栅极驱动电路包括若干个移位寄存器单元，每个移位寄存器单元对应阵列基板上的一条栅线，并通过输出栅极驱动信号来实现对该条栅线的驱动。

传统的移位寄存器单元一般包括输入模块、储能模块、输出模块和复位模块，这种移位寄存器单元的工作过程为：在输入阶段，输入模块将上拉节点的电压拉高；在输出阶段，在储能模块的作用下，输出模块输出栅极驱动信号；在复位阶段，复位模块将上拉节点的电压和栅极驱动信号复位至栅极关断电压；在保持阶段，输出模块的输出端会一直处在悬浮状态，并保持栅极关断电压。由于移位寄存器单元中的各模块在工作过程中会存在漏电等干扰情况，而输出模块的输出端又处在悬浮状态，这就使得输出模块容易被耦合串扰导致移位寄存器单元出现误输出的问题。

发明内容

本发明的目的在于提供一种移位寄存器单元、栅极驱动电路及其驱动方法，用于解决因移位寄存器单元中的输出模块容易被耦合串扰而出现误输出的问题。

为了实现上述目的，本发明提供如下技术方案：

本发明的第一方面提供一种移位寄存器单元，所述移位寄存器单元的一个工作周期包括：输入阶段、输出阶段、复位阶段和保持阶段，所述移位寄存器单元包括：输入模块，在所述输入阶段，所述输入模块用于在输入信号的作用下，将上拉节点的电压拉高；输出模块，在所述输出阶段，所述输出模块用于在时钟信号的作用下，输出栅极驱动信号；复位模块，在所述复位阶段，所述复位模块用于在所述复位信号的作用下，将所述上拉节点的电压和所述输出模块的输出端电压均拉低至栅极关断电压；下拉控制模块，在所述复位阶段，所述下拉控制模块用于在下拉控制信号的作用下，将所述上拉节点的电压和所述输出模块的输出端电压均拉低至所述栅极关断电压；在所述保持阶段，所述下拉控制模块用于在所述下拉控制信号的作用下，使所述输出模块的输出端电压保持在所述栅极关断电压。

基于上述移位寄存器单元的技术方案，本发明的第二方面提供一种栅极驱动电路，包括m个上述移位寄存器单元，其中m为大于等于1的整数。

基于上述栅极驱动电路的技术方案，本发明的第三方面提供一种栅极驱动电路的驱动方法，用于驱动上述栅极驱动电路，包括以下步骤：

输入阶段，移位寄存器单元的输入模块在输入信号的作用下，将上拉节点的电压拉高；

输出阶段，所述移位寄存器单元的输出模块在时钟信号的作用下，输出栅极驱动信号；

复位阶段，所述移位寄存器单元的复位模块在复位信号的作用下，将上拉节点的电压和所述输出模块的输出端电压均拉低至栅极关断电压；所述移位寄存器单元的下拉控制模块在下拉控制信号的作用下，将所述上拉节点的电压和所述输出模块的输出端电压均拉低至所述栅极关断电压；

保持阶段，所述下拉控制模块在所述下拉控制信号的作用下，使所述输出模块的输出端电压保持在栅极关断电压。

本发明提供的移位寄存器单元中，输入模块能够在输入阶段，将上拉节点的电压拉高；输出模块能够在输出阶段输出栅极驱动信号；复位模块能够在复位阶段，将上拉节点的电压和输出模块的输出端电压均拉低至栅极关断电压；下拉控制模块能够在复位阶段，将上拉节点的电压和输出模块的输出端电压均拉低至栅极关断电压，且在保持阶段，下拉控制模块还能够使输出模块的输出端电压保持在栅极关断电压。由于在保持阶段，下拉控制模块能够使输出模块的输出端电压保持在栅极关断电压，以避免输出模块的输出端处在悬浮状态；这样就使得当移位寄存器单元中的各模块在工作过程中出现漏电等干扰情况时，移位寄存器单元中的输出模块不会因为受到耦合串扰而误输出，很好的增强了移位寄存器单元的抗干扰能力。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例提供的移位寄存器单元的结构示意图；

图2为本发明实施例提供的移位寄存器单元的工作时序图；

图3为本发明实施例提供的栅极驱动电路的结构示意图。

附图标记：

1-输入模块， 2-输出模块，

3-复位模块， 4-下拉控制模块，

M1-第一开关管， M2-第二开关管，

M3-第三开关管， M4-第四开关管，

M5-第五开关管， M6-第六开关管，

M7-第七开关管， M8-第八开关管，

M9-第九开关管， PU-上拉节点，

PD-下拉节点， Input-输入信号，

Output-栅极驱动信号， VGH-下拉控制信号，

CLK-时钟信号， CLK1-第一时钟信号，

CLK2-第二时钟信号， Reset-复位信号，

STV帧起始信号， VGL-栅极关断电压，

C1-第一电容， C2-第二电容，

t1-输入阶段， t2-输出阶段，

t3-复位阶段， t4-保持阶段。

具体实施方式

为了进一步说明本发明实施例提供的移位寄存器单元、栅极驱动电路及其驱动方法，下面结合说明书附图进行详细描述。

请参阅图1和图2，本发明实施例提供的移位寄存器单元的一个工作周期包括：输入阶段t1、输出阶段t2、复位阶段t3和保持阶段t4，移位寄存器单元包括：输入模块1、输出模块2、复位模块3和下拉控制模块4；其中输入模块1在输入阶段t1，用于在输入信号Input的作用下将上拉节点PU的电压拉高；输出模块2在输出阶段t2，用于在时钟信号CLK的作用下输出栅极驱动信号Output；复位模块3在复位阶段t3，用于在复位信号Reset的作用下，将上拉节点PU的电压和输出模块2的输出端电压均拉低至栅极关断电压VGL；下拉控制模块4在复位阶段t3，用于在下拉控制信号VGH的作用下，将上拉节点PU的电压和输出模块2的输出端电压均拉低至栅极关断电压VGL；而且下拉控制模块4在保持阶段t4，用于在下拉控制信号VGH的作用下使输出模块2的输出端电压保持在栅极关断电压VGL。

上述移位寄存器单元在一个工作周期内的具体工作过程为：在输入阶段t1，移位寄存器单元的输入模块1在输入信号Input的作用下将上拉节点PU的电压拉高；在输出阶段t2，移位寄存器单元的输出模块2在时钟信号CLK的作用下输出栅极驱动信号Output；在复位阶段t3，移位寄存器单元的复位模块3在复位信号Reset的作用下，将上拉节点PU的电压和输出模块2的输出端电压均拉低至栅极关断电压VGL；而且在复位阶段t3，移位寄存器单元的下拉控制模块4在下拉控制信号VGH的作用下，同样会将上拉节点PU的电压和输出模块2的输出端电压均拉低至栅极关断电压VGL；在保持阶段t4，移位寄存器单元的下拉控制模块4在下拉控制信号VGH的作用下，使输出模块2的输出端电压保持在栅极关断电压VGL。

结合上述实施例提供的移位寄存器单元的结构和具体工作过程可知，本发明实施例提供的移位寄存器单元中，输入模块1能够在输入阶段t1将上拉节点PU的电压拉高；输出模块2能够在输出阶段t2输出栅极驱动信号Output；复位模块3能够在复位阶段t3，将上拉节点PU的电压和输出模块2的输出端电压均拉低至栅极关断电压VGL；下拉控制模块4能够在复位阶段t3，将上拉节点PU的电压和输出模块2的输出端电压均拉低至栅极关断电压VGL，且在保持阶段t4，下拉控制模块4还能够使输出模块2的输出端电压保持在栅极关断电压VGL。由于在保持阶段t4，下拉控制模块4能够使输出模块2的输出端电压保持在栅极关断电压VGL，以避免输出模块2的输出端处在悬浮状态；这样就使得当移位寄存器单元中的各模块在工作过程中出现漏电等干扰情况时，移位寄存器单元中的输出模块2不会因为受到耦合串扰而误输出，即保证了阵列基板中的栅线不会误开启，很好的增强了移位寄存器单元的抗干扰能力。

请继续参阅图1，上述实施例所提供的移位寄存器单元中的输入模块1、输出模块2、复位模块3和下拉控制模块4的具体结构均多种多样，下面给出各模块对应的一种具体结构，以对移位寄存器单元的工作过程及有益效果进行详细分析；当然，各个模块不仅限于给出的具体结构。

输入模块1包括第一开关管M1，第一开关管M1的控制端和第一开关管M1的输入端均接收输入信号Input，第一开关管M1的输出端与上拉节点PU连接。在输入阶段t1，输入信号Input控制第一开关管M1导通，第一开关管M1导通后即实现将上拉节点PU的电压拉高。

输出模块2包括第二开关管M2，第二开关管M2的控制端与上拉节点PU连接，第二开关管M2的输入端接收时钟信号CLK，第二开关管M2的输出端(输出模块2的输出端)输出栅极驱动信号Output。在输出阶段t2，上拉节点PU的电压信号控制第二开关管M2导通，第二开关管M2导通后在时钟信号CLK的作用下，第二开关管M2的输出端输出栅极驱动信号Output。

复位模块3包括第三开关管M3和第四开关管M4；其中第三开关管M3的控制端接收复位信号Reset，第三开关管M3的输入端与上拉节点PU连接，第三开关管M3的输出端与用于提供栅极关断电压VGL的信号线连接；第四开关管M4的控制端接收复位信号Reset，第四开关管M4的输入端与输出模块2的输出端连接，第四开关管M4的输出端与用于提供栅极关断电压VGL的信号线连接。在复位阶段t3，复位信号Reset控制第三开关管M3和第四开关管M4均导通，第三开关管M3导通后使得上拉节点PU与提供栅极关断电压VGL的信号线连通，从而将上拉节点PU的电压拉低至栅极关断电压VGL；第四开关管M4导通后使得输出模块2的输出端与提供栅极关断电压VGL的信号线连通，从而将输出模块2的输出端电压拉低至栅极关断电压VGL(即将输出模块2输出的栅极驱动信号Output复位至栅极关断电压VGL)。

下拉控制模块4包括第五开关管M5、第六开关管M6、第七开关管M7、第八开关管M8、第九开关管M9以及第一电容C1；其中，第五开关管M5的控制端和第五开关管M5的输入端均接收下拉控制信号VGH，第五开关管M5的输出端连接第六开关管M6的控制端，且第五开关管M5的输出端连接第六开关管M6的输入端；第六开关管M6的输出端连接下拉节点PD；第七开关管M7的控制端连接上拉节点PU，第七开关管M7的输入端连接下拉节点PD，第七开关管M7的输出端与用于提供栅极关断电压VGL的信号线连接；第八开关管M8的控制端与下拉节点PD连接，第八开关管M8的输入端与上拉节点PU连接，第八开关管M8的输出端与用于提供栅极关断电压VGL的信号线连接；第九开关管M9的控制端与下拉节点PD连接，第九开关管M9的输入端与输出模块2的输出端连接，第九开关管M9的输出端与用于提供栅极关断电压VGL的信号线连接；第一电容C1的一端连接下拉节点PD，第一电容C1的另一端与用于提供栅极关断电压VGL的信号线连接。

请继续参阅图1和图2，下面结合下拉控制模块4的具体结构对其工作过程和产生的有益效果进行详细分析。

在复位阶段t3，下拉控制信号VGH控制第五开关管M5导通，第五开关管M5导通后使得第六开关管M6能够通过第五开关管M5接收下拉控制信号VGH，从而使得下拉控制信号VGH控制第六开关管M6导通；而第六开关管M6导通就使得下拉节点PD的电压受下拉控制信号VGH控制，即下拉控制信号VGH能够通过第五开关管M5和第六开关管M6控制下拉节点PD的电压，同时下拉控制信号VGH还能够通过第五开关管M5和第六开关管M6对第一电容C1进行充电。而当下拉节点PD的电压值处于高电平时，就能够控制第八开关管M8和第九开关管M9同时导通，其中第八开关管M8导通会将上拉节点PU的电压拉低至栅极关断电压VGL，第九开关管M9导通会将输出模块2的输出端电压拉低至栅极关断电压VGL。需要特殊说明的是，由于在复位阶段t3上拉节点PU的电压被复位至栅极关断电压VGL，这样就使得第七开关管M7处于截止状态，因此，在复位阶段t3第一电容C1不会通过第七开关管M7放电，而且下拉节点PD的电压不会被第七开关管M7拉低。另外，上述第五开关管M5与第六开关管M6的连接方式构成了一种电流源结构，当下拉控制信号VGH出现波动时，这种电流源结构能够稳定下拉节点PD的电压，避免下拉节点PD的电压受下拉控制信号VGH波动的影响。

在保持阶段t4，在下拉控制信号VGH仍然处于高电平时，第五开关管M5和第六开关管M6会仍然处于导通的状态，即使得下拉节点PD的电压维持在高电平，且下拉控制信号VGH同时通过第五开关管M5和第六开关管M6对第一电容C1进行充电，从而使得上拉节点PU的电压值和输出模块2的输出端电压一直保持在栅极关断电压VGL；而在下一帧信号到来之前，下拉控制信号VGH会出现低电平的情况，这样第五开关管M5和第六开关管M6就会处在截止状态，在这种情况下，会由第一电容C1继续保持下拉节点PD的电压，从而使得第八开关管M8和第九开关管M9仍然处于导通的状态，即保证了上拉节点PU的电压和输出模块2的输出端电压均被拉低至栅极关断电压VGL，很好的避免了输出模块2出现误输出的问题。

更详细的说，移位寄存器单元在实际工作的过程中，受到高温工作环境的影响，各模块中使用的开关管会出现漏电的情况，而当输出模块2中的第二开关管M2出现漏电的情况时，就可能导致第二开关管M2误开启，从而导致输出模块2误输出，而本发明实施例所提供的移位寄存器单元中，所引入的下拉模块在复位阶段t3和保持阶段t4能够将上拉节点PU的电压和输出模块2的输出端电压均拉低至栅极关断电压VGL，很好的避免了移位寄存器单元的误输出问题，保证了移位寄存器单元在高温环境下的稳定工作状态，提高了移位寄存器单元的信赖性。

由于每一个移位寄存器单元输出的栅极驱动信号Output对应驱动一条栅线，这样所输出的栅极驱动信号Output的稳定性就决定了该条栅线所对应的像素单元写入显示数据时的稳定性，而为了保证移位寄存器单元输出的栅极驱动信号Output的稳定性，可以在移位寄存器单元中引入第二电容C2，且所引入的第二电容C2的一端连接上拉节点PU，第二电容C2的另一端与用于提供栅极关断电压VGL的信号线连接；这样在输入阶段t1，在输入模块1将上拉节点PU的电压拉高的同时，还对第二电容C2进行充电；而在输出阶段t2第二电容C2不仅能够保持上拉节点PU的电压为高电平，还具有稳定上拉节点PU电压的作用；由于上拉节点PU的电压稳定，就使得由上拉节点PU的电压信号控制的输出模块2(第二开关管M2)具有稳定的工作状态，这样就使得由输出模块2输出的栅极驱动信号Output具有稳定的波形，从而使得由栅极驱动信号Output驱动的阵列基板上的晶体管能够稳定的工作，保证了显示数据能够很好的写入到像素单元中。

根据上述实施例提供的移位寄存器单元的具体结构可知，移位寄存器单元中所采用的器件(开关管和电容)的数量较少，相应的其所占用的空间较小，这样在避免移位寄存器单元误输出的同时，还有利于显示装置的窄边框设计。

为了更清楚的说明移位寄存器单元的工作过程，下面给出具体实施例。

实施例一：

在输入阶段t1，输入信号Input为高电平，时钟信号CLK为低电平，复位信号Reset为低电平，下拉控制信号VGH为高电平；输入信号Input控制第一开关管M1导通，从而将上拉节点PU的电压拉高，同时第一开关管M1导通还为第二电容C2充电；而上拉节点PU的电压被拉高，就使得上拉节点PU的电压信号能够控制第二开关管M2和第七开关管M7均导通，但由于时钟信号CLK处于低电平，因此第二开关管M2并无输出，而第七开关管M7导通会使得第一电容C1放电，即使得下拉节点PD的电压为低电平，从而使得第八开关管M8和第九开关管M9均截止；而复位信号Reset为低电平，即使得第三开关管M3和第四开关管M4均处于截止状态，从而保证了移位寄存器单元处于正常的输出状态(即第三开关管M3和第四开关管M4不会对上拉节点PU的电压和第二开关管M2输出端的电压产生拉低作用)。需要特殊说明的是，在输入阶段t1，即使下拉控制信号VGH能够控制第五开关管M5和第六开关管M6均导通，将下拉节点PD的电压拉高，下拉节点PD的电压仍然会被导通的第七开关管M7拉低为栅极关断电压VGL，而且第一电容C1也会通过导通的第七开关管M7进行放电，因此第八开关管M8和第九开关管M9在输入阶段t1均不会导通。

在输出阶段t2，输入信号Input为低电平，时钟信号CLK为高电平，复位信号Reset为低电平，下拉控制信号VGH为高电平；由于输入信号Input为低电平就使得第一开关管M1截止，即输入模块1不再将上拉节点PU的电压拉高，且不再为第二电容C2充电；但由于第二电容C2的保持作用，会使得上拉节点PU的电压继续维持在高电平，这样上拉节点PU的电压继续控制第二开关管M2导通，而由于时钟信号CLK为高电平，就使得第二开关管M2的输出端输出栅极驱动信号Output(即输出模块2输出高电平)；此外，根据上述输入阶段t1的分析可知，第三开关管M3至第九开关管M9的工作状态均与上述输入阶段t1的工作状态相同。

在复位阶段t3，输入信号Input为低电平，时钟信号CLK为低电平，复位信号Reset为高电平，下拉控制信号VGH为高电平；由于输入信号Input为低电平使第一开关管M1截止，而复位信号Reset为高电平，就使得第三开关管M3和第四开关管M4均处于导通的状态，第三开关管M3导通会将上拉节点PU的电压拉低至栅极关断电压VGL，第四开关管M4导通会将第二开关管M2的输出端电压拉低至栅极关断电压VGL，这样由上拉节点PU的电压信号控制的第二开关管M2截止；而上拉节点PU的电压被拉低，还会使第七开关管M7截止，这样在下拉控制信号VGH的作用下，第五开关管M5和第六开关管M6均导通，从而使得下拉节点PD的电压被拉高，同时对第一电容C1进行充电；下拉节点PD的电压被拉高后，由下拉节点PD的电压信号控制的第八开关管M8和第九开关管M9均导通，从而进一步实现将上拉节点PU的电压和第二开关管M2的输出端电压均拉低至栅极关断电压VGL。

在保持阶段t4，输入信号Input为低电平，复位信号Reset为低电平，由于输入信号Input为低电平使第一开关管M1截止；而上拉节点PU的电压为低电平，使得第二开关管M2和第七开关管M7均截止；复位信号Reset为低电平使第三开关管M3和第四开关管M4均截止，即第三开关管M3对上拉节点PU的电压没有拉低作用，且第四开关管M4对第二开关管M2的输出端的电压没有拉低作用；由于第七开关管M7截止，在下拉控制信号VGH的作用下，下拉节点PD的电压会被拉高，且同时第一电容C1会被充电，由下拉节点PD的电压信号控制的第八开关管M8和第九开关管M9均导通，从而实现对上拉节点PU的电压的拉低，和对第二开关管M2的输出端的电压的拉低，即保证了第二开关管M2没有误输出的情况发生；而在两帧信号之间，下拉控制信号VGH会出现低电平，当下拉控制信号VGH出现低电平时，会由第一电容C1继续维持下拉节点PD的电压，以使第八开关管M8和第九开关管M9仍然处于导通的状态，以保证在下一帧信号到来之前移位寄存器单元不会出现误输出的问题。

需要特殊说明的是，上述实施例中所提到的第一开关管M1至第九开关管M9可选用的类型多种多样，例如：P型晶体管、N型晶体管；而根据所选用的开关管类型不同，可以相应的选择合适的控制信号来控制开关管的导通与截止。另外，只要明白上述移位寄存器单元的基本原理，就能够很容易的将本发明实施例提供的移位寄存器单元改成利用其他具有可控开关作用的器件构成的电路，但无论使用哪种器件来实现移位寄存器单元的驱动功能，都不能带来实质的变化，因此，无论使用哪种器件，只要是根据本发明实施例提供的移位寄存器单元的基本原理实来现驱动功能，均应在本专利的保护范围内。

本发明实施例还提供了一种栅极驱动电路，包括m个上述移位寄存器单元，其中m为大于等于1的整数。具体的，m个移位寄存器单元能够分成若干组，每组移位寄存器单元包括至少两个级联的移位寄存器单元，当然不仅限于这种结构。

这种栅极驱动电路中所引入的移位寄存器单元在保持阶段t4，下拉控制模块4能够使输出模块2的输出端电压保持在栅极关断电压VGL，以避免输出模块2的输出端处在悬浮状态；从而保证了当移位寄存器单元中的各模块在工作过程中出现漏电等干扰情况时，移位寄存器单元中的输出模块2不会因为受到耦合串扰而误输出，很好的增强了栅极驱动电路的抗干扰能力，提高了移位寄存器单元的信赖性。

上述栅极驱动电路中的移位寄存器单元还包括第二电容C2，第二电容C2的一端连接上拉节点PU，第二电容C2的另一端与用于提供栅极关断电压VGL的信号线连接。在输入模块1将上拉节点PU的电压拉高的同时，还对第二电容C2进行充电；而在输出阶段t2第二电容C2不仅能够保持上拉节点PU的电压为高电平，还具有稳定上拉节点PU电压的作用；由于上拉节点PU的电压稳定，就使得由上拉节点PU的电压信号控制的输出模块2具有稳定的工作状态，这样就使得由输出模块2输出的栅极驱动信号Output具有稳定的波形，从而使得由栅极驱动信号Output驱动的阵列基板上的晶体管能够稳定的工作，保证了显示数据能够很好的写入到像素单元中；因此栅极驱动电路所包括的移位寄存器单元中引入第二电容C2后，显示数据就能够很好的写入到整个显示装置的像素单元中。

请参阅图3，上述栅极驱动电路中所包括的移位寄存器单元存在多种级联方式，以下给出一种具体的级联方式，并对栅极驱动电路的工作过程和有益效果进行详细说明，当然不仅限于给出的这种级联方式。

在m个所述移位寄存器单元中，第n级移位寄存器单元输出的栅极驱动信号Output作为第n+1级移位寄存器单元的输入信号Input；第n+1级移位寄存器单元的栅极驱动信号Output作为第n级移位寄存器单元的复位信号Reset；其中n为大于等于1的整数，且n小于m；当n＝1时，第n级移位寄存器单元的输入信号Input由帧起始信号线提供。

图3中的GOA1为第一级移位寄存器单元，GOA2为第二级移位寄存器单元；GOA1和GOA2分别对应连接第一时钟信号线和第二时钟信号线，即对应接收第一时钟信号CLK1和第二时钟信号CLK2；GOA1和GOA2均连接同一个下拉控制信号线，即接收来自同一个下拉控制信号线的下拉控制信号VGH；GOA1和GOA2均连接同一个用于提供栅极关断电压VGL的信号线。

GOA1中输入模块1的输入端连接帧起始信号线，即由帧起始信号线提供的帧起始信号STV作为GOA1的输入信号Input；GOA1的输出模块2的输出端连接与其对应的栅线，且同时连接GOA2的输入模块1的输入端，即GOA1的输出模块2为与其对应的栅线提供栅极驱动信号Output，同时为GOA2的输入模块1提供输入信号Input；GOA2的输出模块2的输出端连接与其对应的栅线，且同时连接下一级移位寄存器单元的输入模块1的输入端，且同时连接GOA1的复位模块3，即GOA2的输出模块2为与其对应的栅线提供栅极驱动信号Output，同时为下一级移位寄存器单元的输入模块1提供输入信号Input，又同时为GOA1的复位模块3提供复位信号Reset；GOA2所需的复位信号Reset由下一级移位寄存器单元的输出模块2提供。

下面给出GOA1结合GOA2的具体工作过程，GOA1在输入阶段t1时，其输入模块1的输入端接收帧起始信号STV，在帧起始信号STV的作用下GOA1中的上拉节点PU的电压被拉高。在输出阶段t2时，GOA1的输出模块2在第一时钟信号CLK1的作用下，输出栅极驱动信号Output，且同时为GOA2提供输入信号Input；在复位阶段t3时，GOA1的复位模块3在由GOA2提供的复位信号Reset的作用下，将上拉节点PU的电压拉低至栅极关断电压VGL，并将输出模块2的输出端电压拉低至栅极关断电压VGL；GOA1的下拉控制模块4在下拉控制信号VGH的作用下，将上拉节点PU的电压拉低至栅极关断电压VGL，并将输出模块2的输出端电压拉低至栅极关断电压VGL；在保持阶段t4时，GOA1的下拉控制模块4在下拉控制信号VGH的作用下，使输出模块2的输出端电压保持在栅极关断电压VGL。

需要特殊说明的是，根据上述对GOA1的工作过程的分析，以及上述对GOA1和GOA2的连接关系，同理能够得到GOA2的工作过程，此处不做详细说明。

本发明实施例还提供一种栅极驱动电路的驱动方法，用于驱动上述栅极驱动电路，驱动方法包括以下步骤：

输入阶段t1，移位寄存器单元的输入模块1在输入信号Input的作用下，将上拉节点PU的电压拉高。

输出阶段t2，移位寄存器单元的输出模块2在时钟信号CLK的作用下，输出栅极驱动信号Output。

复位阶段t3，移位寄存器单元的复位模块3在复位信号Reset的作用下，将上拉节点PU的电压和输出模块2的输出端电压均拉低至栅极关断电压VGL；移位寄存器单元的下拉控制模块4在下拉控制信号VGH的作用下，将上拉节点PU的电压和输出模块2的输出端电压均拉低至栅极关断电压VGL。

保持阶段t4，下拉控制模块4在下拉控制信号VGH的作用下，使输出模块2的输出端电压保持在栅极关断电压VGL。

通过这种栅极驱动电路的驱动方法来驱动上述栅极驱动电路，在保持阶段t4，移位寄存器单元中的下拉控制模块4能够使输出模块2的输出端电压保持在栅极关断电压VGL，以避免输出模块2的输出端处在悬浮状态；从而保证了当移位寄存器单元中的各模块在工作过程中出现漏电等干扰情况时，移位寄存器单元中的输出模块2不会因为受到耦合串扰而误输出，很好的增强了整个栅极驱动电路的抗干扰能力。

栅极驱动电路中的移位寄存器单元还包括第二电容C2，第二电容C2的一端连接上拉节点PU，第二电容C2的另一端与用于提供栅极关断电压VGL的信号线连接；在输入阶段t1，输入模块1在输入信号Input的作用下，对第二电容C2进行充电；在输出阶段t2，第二电容C2使上拉节点PU的电压保持在高电平。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于方法实施例而言，由于其基本相似于产品实施例，所以描述得比较简单，相关之处参见产品实施例的部分说明即可。

在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元的一个工作周期包括：输入阶段、输出阶段、复位阶段和保持阶段，所述移位寄存器单元包括：

输入模块，在所述输入阶段，所述输入模块用于在输入信号的作用下，将上拉节点的电压拉高；

输出模块，在所述输出阶段，所述输出模块用于在时钟信号的作用下，输出栅极驱动信号；

复位模块，在所述复位阶段，所述复位模块用于在复位信号的作用下，将所述上拉节点的电压和所述输出模块的输出端电压均拉低至栅极关断电压；

下拉控制模块，在所述复位阶段，所述下拉控制模块用于在下拉控制信号的作用下，将所述上拉节点的电压和所述输出模块的输出端电压均拉低至所述栅极关断电压；在所述保持阶段，所述下拉控制模块用于在所述下拉控制信号的作用下，使所述输出模块的输出端电压保持在所述栅极关断电压；

所述下拉控制模块包括第五开关管、第六开关管、第七开关管、第八开关管、第九开关管以及第一电容；其中，

所述第五开关管的控制端和所述第五开关管的输入端均接收所述下拉控制信号，所述第五开关管的输出端连接所述第六开关管的控制端，且所述第五开关管的输出端连接所述第六开关管的输入端；所述第六开关管的输出端连接下拉节点；

所述第七开关管的控制端连接所述上拉节点，所述第七开关管的输入端连接所述下拉节点，所述第七开关管的输出端与用于提供所述栅极关断电压的信号线连接；

所述第八开关管的控制端与所述下拉节点连接，所述第八开关管的输入端与所述上拉节点连接，所述第八开关管的输出端与用于提供所述栅极关断电压的信号线连接；

所述第九开关管的控制端与所述下拉节点连接，所述第九开关管的输入端与所述输出模块的输出端连接，所述第九开关管的输出端与用于提供所述栅极关断电压的信号线连接；

所述第一电容的一端连接所述下拉节点，所述第一电容的另一端与用于提供所述栅极关断电压的信号线连接。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括第一开关管，所述第一开关管的控制端和所述第一开关管的输入端均接收所述输入信号，所述第一开关管的输出端与所述上拉节点连接。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出模块包括第二开关管，所述第二开关管的控制端与所述上拉节点连接，所述第二开关管的输入端接收所述时钟信号，所述第二开关管的输出端输出所述栅极驱动信号。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述复位模块包括第三开关管和第四开关管；其中，

所述第三开关管的控制端接收所述复位信号，所述第三开关管的输入端与所述上拉节点连接，所述第三开关管的输出端与用于提供所述栅极关断电压的信号线连接；

所述第四开关管的控制端接收所述复位信号，所述第四开关管的输入端与所述输出模块的输出端连接，所述第四开关管的输出端与用于提供所述栅极关断电压的信号线连接。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第二电容，所述第二电容的一端连接所述上拉节点，所述第二电容的另一端与用于提供所述栅极关断电压的信号线连接。

6.一种栅极驱动电路，其特征在于，包括m个如权利要求1-4中任一项所述的移位寄存器单元，其中m为大于等于1的整数。

7.根据权利要求6所述的栅极驱动电路，其特征在于，所述移位寄存器单元还包括第二电容，所述第二电容的一端连接所述上拉节点，所述第二电容的另一端与用于提供所述栅极关断电压的信号线连接。

8.根据权利要求6或7所述的栅极驱动电路，其特征在于，在m个所述移位寄存器单元中，第n级所述移位寄存器单元输出的栅极驱动信号作为第n+1级所述移位寄存器单元的输入信号；第n+1级所述移位寄存器单元的栅极驱动信号作为第n级所述移位寄存器单元的复位信号；其中n为大于等于1的整数；

当n＝1时，第n级所述移位寄存器单元的输入信号由帧起始信号线提供。

9.一种栅极驱动电路的驱动方法，其特征在于，用于驱动如权利要求6所述的栅极驱动电路，包括以下步骤：

输入阶段，移位寄存器单元的输入模块在输入信号的作用下，将上拉节点的电压拉高；

输出阶段，所述移位寄存器单元的输出模块在时钟信号的作用下，输出栅极驱动信号；

复位阶段，所述移位寄存器单元的复位模块在复位信号的作用下，将上拉节点的电压和所述输出模块的输出端电压均拉低至栅极关断电压；所述移位寄存器单元的下拉控制模块在下拉控制信号的作用下，将所述上拉节点的电压和所述输出模块的输出端电压均拉低至所述栅极关断电压；

保持阶段，所述下拉控制模块在所述下拉控制信号的作用下，使所述输出模块的输出端电压保持在栅极关断电压。

10.根据权利要求9所述的栅极驱动电路的驱动方法，其特征在于，所述栅极驱动电路中的移位寄存器单元还包括第二电容，所述第二电容的一端连接所述上拉节点，所述第二电容的另一端与用于提供所述栅极关断电压的信号线连接；

在所述输入阶段，所述输入模块在输入信号的作用下，对所述第二电容进行充电；

在所述输出阶段，所述第二电容使所述上拉节点的电压保持在高电平。