CN103107098B - 方形扁平无引脚的封装方法及其封装结构 - Google Patents

方形扁平无引脚的封装方法及其封装结构 Download PDF

Info

Publication number
CN103107098B
CN103107098B CN201110359149.5A CN201110359149A CN103107098B CN 103107098 B CN103107098 B CN 103107098B CN 201110359149 A CN201110359149 A CN 201110359149A CN 103107098 B CN103107098 B CN 103107098B
Authority
CN
China
Prior art keywords
pin
lead frame
chip
packing
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110359149.5A
Other languages
English (en)
Other versions
CN103107098A (zh
Inventor
陈慧
段志伟
李晓燕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Meixin semiconductor (Tianjin) Co.,Ltd.
Original Assignee
Meixin Semiconductor Wuxi Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Meixin Semiconductor Wuxi Co Ltd filed Critical Meixin Semiconductor Wuxi Co Ltd
Priority to CN201110359149.5A priority Critical patent/CN103107098B/zh
Publication of CN103107098A publication Critical patent/CN103107098A/zh
Application granted granted Critical
Publication of CN103107098B publication Critical patent/CN103107098B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明涉及一种方形扁平无引脚的封装方法及其封装结构，其封装方法包括有以下步骤：提供晶圆和引线框架；对引线框架进行半刻蚀，在引线框架正面形成呈正态分布排列的引脚；减薄晶圆厚度到预定厚度，划片，获得芯片，在引线框架的小岛区域装入芯片，对芯片进行固化，再对装好芯片的引线框架进行清洗，以及引线键合；用塑封机进行塑封，并对引线框架中引脚与引脚之间通过半刻蚀步骤而形成的连筋进行湿法刻蚀，使得连筋断开，引脚与引脚之间分离，再进行清洗，清洗后进行电镀；在塑封体表面进行打标，再切割引线框架，形成单体封装产品。本发明通过改进I/O连接方式，有效提高单位封装表面积内的I/O端口，从而提高了相同封装表面积内的可集成度。

Description

方形扁平无引脚的封装方法及其封装结构
技术领域
本发明涉及半导体封装技术，尤其涉及一种方形扁平无引脚的封装方法及其封装结构。
背景技术
当今电子消费产品的发展日新月异，表现出功能上集成度越来越高，体积越来越小，特别是电子产品的厚度在不断缩减，手机领域里智能移动电话的市场占有率节节攀升，已经超过普通手机的占有率，尤其以苹果iphone4以及Android***的智能手机为主。
现有的传统QFN封装（QFN，QuadFlatNo-lead的简称，方形扁平无引脚）采用铜合金框架进行穿透式刻蚀，局部使用半刻蚀，而后进行装片、打线、塑封、切割等一系列工艺步骤，最多只能实现两排交错式的引脚，导致单位面积内的输入输出端口数量少，有限面积内集成度低，无法满足单位尺寸内高集成度、多I/O连接数、小体积的封装要求。如果做芯片叠层封装，那就需要更多的外部I/O连接端口，更加达不到集成度方面的要求。
发明内容
本发明所要解决的技术问题是，克服现有的传统QFN封装方法存在着的单位面积内I/O数量少、集成度低、封装体积大的缺点。本发明旨在提供一种方形扁平无引脚（AdvancedQuadFlatNo-lead，简称为AQFN）的封装方法及其封装结构，其采用传统QFN封装技术并对其中的I/O连接方式进行改进，既可保留传统QFN的优势，又可实现四排甚至更多排的引脚，大大提高相同封装体积内的可集成度，或大大缩小相同I/O端口数量的实际封装体积。
为了解决上述技术问题，本发明所提出的技术方案是：一种方形扁平无引脚的封装方法，其包括以下步骤：
提供晶圆和引线框架；
对引线框架进行半刻蚀，在引线框架正面形成呈正态分布排列的引脚；
减薄晶圆厚度到预定厚度，划片，获得芯片，在引线框架的小岛区域装入芯片，对芯片进行固化，再对装好芯片的引线框架进行清洗，以及引线键合；
用塑封机进行塑封，并对引线框架中引脚与引脚之间通过半刻蚀步骤而形成的连筋进行湿法刻蚀，使得连筋断开，引脚与引脚之间分离，再进行清洗，清洗后进行电镀；和
在塑封体表面进行打标，再切割引线框架，形成单体封装产品。
进一步的，在不同实施方式中，其中引线框架为铜基材。
进一步的，在不同实施方式中，其中引线框架的尺寸与传统QFN封装方法中的引线框架的尺寸一致。
进一步的，在不同实施方式中，其中呈正态分布排列的引脚呈圆柱状。
进一步的，在不同实施方式中，其中呈圆柱状的引脚，其直径为0.23mm，高度为0.08mm。
进一步的，在不同实施方式中，其中所述封装方法在半刻蚀形成呈正态分布排列的引脚的步骤之后，还包括将耐高温胶带贴覆在位于引线框架外部的焊盘之上。
进一步的，在不同实施方式中，所述在引线框架的小岛区域装入芯片的步骤包括在引线框架的小岛区域装入单颗芯片。
进一步的，在不同实施方式中，所述在引线框架的小岛区域装入芯片的步骤通过点胶或使用贴片薄膜的方式装入芯片。
进一步的，本发明的又一个方面，还提供了一种由本发明涉及的方形扁平无引脚的封装方法得到的方形扁平无引脚的封装结构，其包括芯片和引线框架，在对切割引线框架之前，对引线框架进行半刻蚀及进一步湿法刻蚀而在引线框架正面形成呈正态分布排列的引脚，芯片设置在引线框架的小岛区域且四周被引脚围绕，芯片和引脚之间通过引线连接。
进一步的，在不同实施方式中，其中芯片可以是单颗芯片。
本发明涉及的方形扁平无引脚的封装方法，不同于传统QFN封装方法之处主要在于，引进圆片制造的刻蚀技术，先对铜基材的引线框架进行半刻蚀，在引线框架的正面形成呈正态分布排列的圆柱状铜凸点作为其引脚，而后对引脚与引脚之间通过半刻蚀步骤形成的连筋进行湿法刻蚀，使得连筋断开，引脚与引脚之间分离，且不损伤塑封体。
与现有技术相比，本发明的有益效果在于，本发明涉及的方形扁平无引脚的封装方法及其封装结构，通过改进I/O连接方式，既可以保留传统QFN的优势，又可以实现四排甚至更多排的引脚，最多可实现四百个I/O端口，大大提高了相同封装体积内的可集成度，或大大缩小相同I/O端口数量的实际封装体积。而且，本发明涉及的先进方形扁平无引脚的封装方法及其封装结构，既可以实现同样封装表面积内高集成度单芯片的要求，又可以实现芯片叠层封装的高输入输出的要求。
本发明的其它有益效果还包括，较于传统QFN封装，本发明涉及的方形扁平无引脚的封装方法及其封装结构具有更好的电性能和散热性能，实现无铅化工艺以及极佳的共面性，同时还可以设置接地线，提高封装的电学应用范围。而较于BGA或LGA封装，本发明涉及的方形扁平无引脚的封装方法成本更低。
附图说明
图1为本发明涉及的方形扁平无引脚的封装结构的背部示意图。
具体实施方式
下面结合附图详细说明本发明的具体实施方式。
在本发明涉及的方形扁平无引脚的封装方法的一个实施方式中，其包括以下步骤：
首先，提供晶圆、芯片和铜基材的引线框架，其中引线框架的尺寸可以与传统QFN封装方法中的引线框架的尺寸一致，从而使得更换封装方法时能够采用同一套塑封模具，降低设备模具的投入成本；
对引线框架进行半刻蚀，晶圆正面形成正态分布排列的圆柱状凸点引脚，引脚的直径为0.23mm，高度为0.08mm，将耐高温胶带贴覆在位于引线框架外部的焊盘之上，以防止后续塑封时塑封料溢胶而覆盖焊盘；
接着，减薄晶圆厚度到100um或其它满足高集成小型化封装要求的预定厚度，划片，在引线框架的小岛区域，通过点胶或使用贴片薄膜，装入单颗芯片或多芯片叠层，再用装片胶固化芯片，对装好芯片的引线框架进行等离子清洗，以及金丝键合；
采用自动塑封机进行灌胶封装，撕去塑封体表面的耐高温胶带，在175℃下固化4小时；
然后，对引线框架中引脚与引脚之间通过半刻蚀步骤而形成的连筋进行湿法刻蚀，使得连筋断开，引脚与引脚之间分离，再进行清洗，清洗后进行电镀纯锡；
最后，在塑封体表面进行自动激光打标，再使用自动切割分选一体机切割引线框架，或先把整条引线框架贴在UV膜上再进行切割，通过人工分选形成单体封装产品。
通过上述方形扁平无引脚的封装方法，形成本发明涉及的另一方面，即方形扁平无引脚的封装结构。请参图1，该方形扁平无引脚的封装结构，其包括晶圆、芯片和引线框架，晶圆正面具有对引线框架半刻蚀及进一步湿法刻蚀之后形成的呈正态分布排列的引脚20，芯片设置在引线框架的小岛区域10且四周被引脚20围绕，芯片和引脚20之间通过引线连接。
其中，引线框架通常采用铜材，并且引线框架的尺寸可以与传统QFN封装方法中的引线框架的尺寸一致，从而使得更换封装方法时能够采用同一套塑封模具，降低设备模具的投入成本。另外，引脚20是圆柱状凸点引脚，引脚的直径为0.23mm，高度为0.08mm；而芯片可以是单颗芯片，也可以是多芯片叠层。
以上所述仅为本发明的较佳实施方式，本发明的保护范围并不以上述实施方式为限，但凡本领域普通技术人员根据本发明揭示内容所作的等效修饰或变化，皆应纳入权利要求书中记载的保护范围内。

Claims (7)

1.一种方形扁平无引脚的封装方法，其特征在于：其包括以下步骤：
提供晶圆和引线框架；
对引线框架进行半刻蚀，在引线框架正面形成呈正态分布排列的引脚；
减薄晶圆厚度到预定厚度，划片，获得芯片，在引线框架的小岛区域装入芯片，对芯片进行固化，再对装好芯片的引线框架进行清洗，以及引线键合；
用塑封机进行塑封，并对引线框架中引脚与引脚之间通过半刻蚀步骤而形成的连筋进行湿法刻蚀，使得连筋断开，引脚与引脚之间分离，再进行清洗，清洗后进行电镀；和
在塑封体表面进行打标，再切割引线框架，形成单体封装产品，
所述呈正态分布排列的引脚呈圆柱状，所述呈圆柱状的引脚直径为0.23mm，高度为0.08mm。
2.如权利要求1所述的封装方法，其特征在于：所述引线框架为铜基材。
3.如权利要求1所述的封装方法，其特征在于：所述封装方法在形成呈正态分布排列的引脚的步骤之后，还包括将耐高温胶带贴覆在位于引线框架外部的焊盘之上。
4.如权利要求1所述的封装方法，其特征在于：所述在引线框架的小岛区域装入芯片的步骤包括在引线框架的小岛区域装入单颗芯片。
5.如权利要求1或4所述的封装方法，其特征在于：所述在引线框架的小岛区域装入芯片的步骤通过点胶或使用贴片薄膜的方式装入芯片。
6.一种采用权利要求1所述方形扁平无引脚的封装方法得到的封装结构，其特征在于：所述封装结构包括芯片和引线框架，在切割引线框架之前，对引线框架进行半刻蚀及进一步湿法刻蚀而在引线框架正面形成呈正态分布排列的引脚，芯片设置在引线框架的小岛区域且四周被引脚围绕，芯片和引脚之间通过引线连接。
7.如权利要求6所述的封装结构，其特征在于：所述芯片是单颗芯片。
CN201110359149.5A 2011-11-14 2011-11-14 方形扁平无引脚的封装方法及其封装结构 Active CN103107098B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201110359149.5A CN103107098B (zh) 2011-11-14 2011-11-14 方形扁平无引脚的封装方法及其封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110359149.5A CN103107098B (zh) 2011-11-14 2011-11-14 方形扁平无引脚的封装方法及其封装结构

Publications (2)

Publication Number Publication Date
CN103107098A CN103107098A (zh) 2013-05-15
CN103107098B true CN103107098B (zh) 2016-05-04

Family

ID=48314859

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110359149.5A Active CN103107098B (zh) 2011-11-14 2011-11-14 方形扁平无引脚的封装方法及其封装结构

Country Status (1)

Country Link
CN (1) CN103107098B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104701290A (zh) * 2013-12-06 2015-06-10 上海北京大学微电子研究院 一种多圈引线框qfn封装结构
CN111403367A (zh) * 2020-05-09 2020-07-10 天水华洋电子科技股份有限公司 一种增加十字加强筋设计的引线框架

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102222657A (zh) * 2011-06-30 2011-10-19 天水华天科技股份有限公司 多圈排列双ic芯片封装件及其生产方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7786557B2 (en) * 2008-05-19 2010-08-31 Mediatek Inc. QFN Semiconductor package

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102222657A (zh) * 2011-06-30 2011-10-19 天水华天科技股份有限公司 多圈排列双ic芯片封装件及其生产方法

Also Published As

Publication number Publication date
CN103107098A (zh) 2013-05-15

Similar Documents

Publication Publication Date Title
TW200731503A (en) Stacked semiconductor structure and fabrication method thereof
CN105185717A (zh) 晶圆级芯片封装方法
CN106876363A (zh) 3d连接的扇出型封装结构及其工艺方法
CN103594447B (zh) 封装密度大高频性能好的ic芯片堆叠封装件及制造方法
CN103107098B (zh) 方形扁平无引脚的封装方法及其封装结构
CN103094235A (zh) 一种应用电镀工艺的aaqfn封装件及其制作工艺
CN103199075A (zh) 具堆叠芯片的晶圆级半导体封装构造及其制造方法
CN102157477B (zh) 半导体装置的制造方法
CN107342256A (zh) 半导体工艺及半导体结构
CN103390569A (zh) 一种高深宽比tsv形貌测量方法
CN107845600B (zh) 一种键合式晶圆级封装结构及其工艺流程
CN201829490U (zh) 芯片区打孔集成电路引线框架
CN203589000U (zh) 一种基于无框架csp封装背面植球塑封封装件
CN104347542A (zh) 五面包封的csp结构及制造工艺
CN209374429U (zh) 封装体
CN103094128A (zh) 一种Fan-out Panel Level BGA封装件的制作工艺
CN106373935A (zh) 一种无基岛框架封装工艺及其封装结构
CN106783642A (zh) 一种芯片及其封装方法
CN104538378A (zh) 一种圆片级封装结构及其工艺方法
CN104465586B (zh) 一种圆片级封装结构及其工艺方法
CN102738018A (zh) 一种基于框架载体开孔和锡球贴膜的aaqfn产品的二次塑封制作工艺
CN204271072U (zh) 引线框架封装结构
CN103400811A (zh) 一种基于框架采用特殊点胶技术的扁平封装件及其制作工艺
CN203339152U (zh) 一种基于冲压框架的单芯片扁平封装件
CN204375730U (zh) 一种圆片级封装结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20210315

Address after: Room 4-501, financial center, 158 Xisan Road, Tianjin Binhai New Area pilot free trade zone (Airport Economic Zone)

Patentee after: Meixin semiconductor (Tianjin) Co.,Ltd.

Address before: 214000 No. 2 Xinhui Road, national hi tech Industrial Development Zone, Wuxi, Jiangsu

Patentee before: MEMSIC SEMICONDUCTOR (WUXI) Co.,Ltd.

TR01 Transfer of patent right