CN103081094A - 附带贯通电极的基板及其制造方法 - Google Patents
附带贯通电极的基板及其制造方法 Download PDFInfo
- Publication number
- CN103081094A CN103081094A CN2012800027200A CN201280002720A CN103081094A CN 103081094 A CN103081094 A CN 103081094A CN 2012800027200 A CN2012800027200 A CN 2012800027200A CN 201280002720 A CN201280002720 A CN 201280002720A CN 103081094 A CN103081094 A CN 103081094A
- Authority
- CN
- China
- Prior art keywords
- substrate
- glass substrate
- silicon substrate
- protuberance
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 509
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- 239000011521 glass Substances 0.000 claims abstract description 229
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 223
- 239000010703 silicon Substances 0.000 claims abstract description 223
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 218
- 238000000034 method Methods 0.000 claims description 60
- 230000001133 acceleration Effects 0.000 description 50
- 238000009826 distribution Methods 0.000 description 26
- 239000004033 plastic Substances 0.000 description 19
- 230000015572 biosynthetic process Effects 0.000 description 16
- 230000000694 effects Effects 0.000 description 16
- 239000012535 impurity Substances 0.000 description 12
- 239000012298 atmosphere Substances 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 10
- 229920005989 resin Polymers 0.000 description 8
- 239000011347 resin Substances 0.000 description 8
- 238000000227 grinding Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000003466 welding Methods 0.000 description 6
- 239000000853 adhesive Substances 0.000 description 5
- 230000001070 adhesive effect Effects 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 150000003376 silicon Chemical class 0.000 description 5
- 229910018125 Al-Si Inorganic materials 0.000 description 4
- 229910018520 Al—Si Inorganic materials 0.000 description 4
- 238000006073 displacement reaction Methods 0.000 description 4
- 238000005538 encapsulation Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000012467 final product Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229920001707 polybutylene terephthalate Polymers 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- 229920005992 thermoplastic resin Polymers 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910000906 Bronze Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000004734 Polyphenylene sulfide Substances 0.000 description 2
- 239000007767 bonding agent Substances 0.000 description 2
- 239000010974 bronze Substances 0.000 description 2
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229920000069 polyphenylene sulfide Polymers 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 208000034189 Sclerosis Diseases 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 150000001412 amines Chemical class 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000002294 plasma sputter deposition Methods 0.000 description 1
- -1 polybutylene terephthalate Polymers 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229920002050 silicone resin Polymers 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
- B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
- B81C1/00095—Interconnects
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
- B81C1/00261—Processes for packaging MEMS devices
- B81C1/00301—Connecting electric signal lines from the MEMS device with external electrical signal lines, e.g. through vias
-
- C—CHEMISTRY; METALLURGY
- C03—GLASS; MINERAL OR SLAG WOOL
- C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
- C03C15/00—Surface treatment of glass, not in the form of fibres or filaments, by etching
-
- C—CHEMISTRY; METALLURGY
- C03—GLASS; MINERAL OR SLAG WOOL
- C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
- C03C27/00—Joining pieces of glass to pieces of other inorganic material; Joining glass to glass other than by fusing
- C03C27/02—Joining pieces of glass to pieces of other inorganic material; Joining glass to glass other than by fusing by fusing glass directly to metal
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
- G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
- G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
- G01P15/0802—Details
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
- G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
- G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
- G01P15/125—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values by capacitive pick-up
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
- H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/15—Ceramic or glass substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
- G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
- G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
- G01P2015/0805—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration
- G01P2015/0822—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration for defining out-of-plane movement of the mass
- G01P2015/0825—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration for defining out-of-plane movement of the mass for one single degree of freedom of movement of the mass
- G01P2015/0834—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values being provided with a particular type of spring-mass-system for defining the displacement of a seismic mass due to an external acceleration for defining out-of-plane movement of the mass for one single degree of freedom of movement of the mass the mass constituting a pendulum having the pivot axis disposed symmetrically between the longitudinal ends, the center of mass being shifted away from the plane of the pendulum which includes the pivot axis
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/146—Mixed devices
- H01L2924/1461—MEMS
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Life Sciences & Earth Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Geochemistry & Mineralogy (AREA)
- Materials Engineering (AREA)
- Organic Chemistry (AREA)
- Analytical Chemistry (AREA)
- Inorganic Chemistry (AREA)
- Pressure Sensors (AREA)
Abstract
附带贯通电极的基板的制造方法包括:在硅基板(51)及玻璃基板(54)中的任一方的基板上形成凹部(21)或贯通孔(21B)的工序;在另一方的基板上形成凸部(52)的工序;以达到凸部(52)***到凹部(21)或贯通孔(21B)的状态的方式,使硅基板(51)和玻璃基板(54)重合的工序;以及将硅基板(51)和玻璃基板(54)接合的工序。
Description
技术领域
本发明涉及附带贯通电极的基板及其制造方法
背景技术
以往,作为制造附带贯通电极的基板的方法,例如已知有专利文献1所记载的技术。
在该专利文献1中,记载有由玻璃材料构成的平面基板(附带贯通电极的基板)的制造方法。具体而言,由玻璃材料构成的平面基板如下述地制造。首先,在平坦的硅基板的表面形成凹坑,将硅基板的形成有凹坑的面重合在平坦的玻璃基板上。然后,对玻璃基板加热,由此将玻璃基板的一部分埋入到该凹坑中。之后,使玻璃基板再固化,对平面基板的表面和背面进行研磨,除去硅。
现有技术文献(专利文献)
专利文献1:日本专利第4480939号公报
发明内容
发明要解决的课题
然而,在上述现有技术中,由于对玻璃基板加热来使之熔融从而将玻璃基板的一部分埋入到该凹坑中,因此有可能热应力起作用从而对器件特性带来影响。
因此,本发明的目的在于,获得能够极力抑制对器件特性带来的影响的附带贯通电极的基板及其制造方法。
用于解决课题的手段
本发明的附带贯通电极的基板的制造方法的特征在于,包括:在硅基板及玻璃基板中的任一方的基板上形成凹部或贯通孔的工序;在另一方的基板上形成凸部的工序;以达到所述凸部***到所述凹部或贯通孔的状态的方式使所述硅基板和所述玻璃基板重合的工序;以及将所述硅基板和所述玻璃基板接合的工序。
另外,也可以还包括:在接合有所述硅基板和所述玻璃基板的接合基板的至少单面上,使所述玻璃基板及所述硅基板露出的工序。
另外,也可以在形成有所述凸部的基板以避免形成空隙的方式覆盖所述凹部或贯通孔的开口的状态下进行所述硅基板与所述玻璃基板的接合。
另外,也可以在所述凸部与所述凹部或所述凸部与所述贯通孔之间形成有间隙。
另外,本发明的附带贯通电极的基板的特征在于,在玻璃基板的内部形成有贯通电极,在所述贯通电极与所述玻璃基板之间形成有间隙。
发明的效果
根据本发明,能够提供能够抑制热应力带来的影响的附带贯通电极的基板及其制造方法。
附图说明
图1是表示本发明的第一实施方式涉及的半导体装置的图,(a)是表示封装盖的结构的立体图,(b)是表示除了封装盖以外的结构的立体图。
图2是表示本发明的第一实施方式涉及的加速度传感器芯片的概略结构的分解立体图。
图3是表示本发明的第一实施方式涉及的加速度传感器芯片的概略结构的剖视图。
图4(a)~图4(c)是示意性地表示本发明的第一实施方式涉及的玻璃基板的制造方法的剖视图。
图5(a)~图5(c)是示意性地表示本发明的第一实施方式涉及的硅基板的制造方法的剖视图。
图6(a)~图6(e)是示意性地表示本发明的第一实施方式涉及的附带贯通电极的基板的制造方法的剖视图。
图7(a)~图7(c)是示意性地表示本发明的第一实施方式的变形例涉及的硅基板的制造方法的剖视图。
图8(a)~图8(c)是示意性地表示本发明的第一实施方式的变形例涉及的玻璃基板的制造方法的剖视图。
图9(a)~图9(e)是示意性地表示本发明的第一实施方式的变形例涉及的附带贯通电极的基板的制造方法的剖视图。
图10是表示本发明的第2实施方式涉及的加速度传感器芯片的概略结构的剖视图。
图11(a)~图11(c)是示意性地表示本发明的第2实施方式涉及的玻璃基板的制造方法的剖视图。
图12(a)~图12(c)是示意性地表示本发明的第2实施方式涉及的硅基板的制造方法的剖视图。
图13(a)~图13(c)是示意性地表示本发明的第2实施方式涉及的附带贯通电极的基板的制造方法的剖视图。
图14(a)~图14(c)是示意性地表示本发明的第2实施方式的变形例涉及的玻璃基板的制造方法的剖视图。
图15(a)~图15(c)是示意性地表示本发明的第2实施方式的变形例涉及的硅基板的制造方法的剖视图。
图16(a)~图16(d)是示意性地表示本发明的第2实施方式的变形例涉及的附带贯通电极的基板的制造方法的剖视图。
图17是表示本发明的第3实施方式涉及的加速度传感器芯片的概略结构的剖视图。
图18(a)~图18(c)是示意性地表示本发明的第3实施方式涉及的玻璃基板的制造方法的剖视图。
图19(a)~图19(c)是示意性地表示本发明的第3实施方式涉及的硅基板的制造方法的剖视图。
图20(a)~图20(c)是示意性地表示本发明的第3实施方式涉及的附带贯通电极的基板的制造方法的剖视图。
具体实施方式
以下,参照附图详细地说明本发明的实施方式。以下,例示在作为静电电容式传感器的加速度传感器中使用的附带贯通电极的基板。另外,将重锤部的可动电极被形成一侧定义为硅基板的表面侧。并且,将硅基板的短边方向作为X方向,将硅基板的长边方向作为Y方向,将硅基板的厚度方向作为Z方向来进行说明。
另外,以下的多个实施方式中,包含有同样的结构要素。因此,以下,对与这些同样的结构要素标注通用的符号,并且省略重复的说明。
(第一实施方式)
本实施方式涉及的半导体装置1如图1(a)及图1(b)所示,包括:加速度传感器芯片(加速度传感器:半导体元件)A,作为MEMS器件的一例;以及控制IC芯片B,形成有对从加速度传感器芯片A输出的信号进行处理的信号处理电路。另外,半导体装置1包括表面安装型的封装101,该封装101中收纳有加速度传感器芯片A及控制IC芯片B。
封装101包括:塑料封装主体102,具有图1(b)中的位于上表面的一面被打开的箱形的形状;以及封装盖(罩)103,将封装101的被打开的一面堵塞。另外,塑料封装主体102包括与加速度传感器芯片A及控制IC芯片B电连接的多个引线112。
各引线112包括:从塑料封装主体102的外侧面导出的外部引线112b以及从塑料封装主体102的内侧面导出的内部引线112a。
并且,各内部引线112a经由焊接电线W与控制IC芯片B具备的各衬垫电连接。
加速度传感器芯片A通过粘接部104固定于位于塑料封装主体102底部的搭载面102a,该粘接部104配置于与基于加速度传感器芯片A的外周形状来规定的虚拟三角形的三个顶点对应的三处。该粘接部104由连续并一体地在塑料封装主体102上突出设置的圆锥台形状的突起部和覆盖该突起部的粘接剂构成。作为粘接剂,例如能够使用弹性率为1MPa以下的硅酮树脂等的硅类树脂。
在此,加速度传感器芯片A具备的全部衬垫在与塑料封装主体102的被打开的一面相对置的加速度传感器芯片A的主面上,沿着该主面的1边而配置。粘接部104位于在该1边的两端的两处和与该1边平行的边上的1处(例如,中央部)这三处具有顶点的虚拟三角形的各顶点。由此,能够将焊接电线W稳定地焊接于各衬垫。此外,关于粘接部104的位置,对于与上述1边平行的边上的1处,不限于中央部,例如,也可以是两端中的一方,中央部这种能够更稳定地支承加速度传感器芯片A,并且能够将焊接电线W稳定地焊接于各衬垫。
控制IC芯片B是由在由单晶硅等构成的半导体基板上形成的多个半导体元件、将它们连接的配线及相对于外部环境而保护半导体元件及配线的钝化膜构成的半导体芯片。并且,控制IC芯片B的背面整体通过硅类树脂固定于塑料封装主体102的底面。在控制IC芯片B上形成的信号处理电路可以根据加速度传感器芯片A的功能适当设计,也可以与加速度传感器芯片A协调动作。例如,能够将控制IC芯片B形成为ASIC(Application Specific IC:专用集成电路)。
在制造图1的半导体装置中,首先,进行将加速度传感器芯片A及控制IC芯片B固定于塑料封装主体102的芯片焊接工序。然后,分别经由焊接电线W将加速度传感器芯片A与控制IC芯片B之间、控制IC芯片B与内部引线112a之间电连接的引线结合工序。之后,进行形成树脂覆盖部116的树脂覆盖部形成工序,接下来,进行将封装盖(罩)103的外周与塑料封装主体102接合的密封工序。由此,塑料封装主体102的内部以气密状体被封固。此外,在封装盖103的适当部位,通过激光制标技术,形成有表示产品名称、制造日期和时间等的标记113。
此外,在本实施方式中,控制IC芯片B用一张硅基板形成,与之相对加速度传感器芯片A用层叠着的多个基板形成,加速度传感器芯片A的厚度比控制IC芯片B的厚度厚。为此,在塑料封装主体102的底部,使搭载加速度传感器芯片A的搭载面102a比控制IC芯片B的搭载部位凹陷。因此,塑料封装主体102的底部的搭载加速度传感器芯片A的部位的厚度变得比其他的部位薄。
并且,在本实施方式中,使塑料封装主体102的外形为10mm×7mm×3mm的长方体。然而,该外形及数值是一例,塑料封装主体102的外形能够根据加速度传感器芯片A及控制IC芯片B的外形、引线112的根数及间距等来适当设定。
另外,作为塑料封装主体102的材料,采用热可塑性树脂的一种、即氧及水蒸气的透过率非常低的液晶性聚酯(LCP)。然而,不限于LCP,例如也可以采用聚苯硫醚(PPS)、聚对苯二甲酸丁二醇酯(PBT)等。
另外,作为各引线112的材料,也就是说,作为各引线112基础的引线框的材料,采用即时在铜合金中弹簧性也较高的磷青铜。在此,作为引线框,用材质为磷青铜且板厚为0.2mm的引线框,通过电解电镀法形成由厚度为2μm~4μm的Ni膜和厚度为0.2μm~0.3μm的Au膜的层叠膜组成的电镀膜。由此,能够兼具引线结合的接合可靠性和软钎焊可靠性。另外,热可塑性树脂成形品即塑料封装主体102与引线112同时一体成形。然而,由热可塑性树脂即LCP形成的塑料封装主体102与引线112的Au膜的粘贴性较低。因此,在本实施方式中,上述的引线框中的、埋设于塑料封装主体102的部位设置穿孔,从而能够防止各引线112脱落。
另外,在图1的半导体装置中,设置有对内部引线112a的露出部位及其周围进行覆盖的树脂覆盖部116。树脂覆盖部116例如由胺类环氧树脂等环氧类树脂等的非透湿性的树脂构成。在本实施方式中,引线结合工序之后,用分配器涂敷该非透湿性的树脂,并使之硬化,由此形成树脂覆盖部116,谋求气密性的提高。此外,也可以用陶瓷代替该非透湿性的树脂,在用陶瓷时,用等离子溅射等技术局部地喷涂陶瓷。
另外,作为焊接电线,用耐腐蚀性比Al电线强的Au电线。另外,在本实施方式中,采用直径25μm的Au电线,但不限于此,例如,也能够从直径为20μm~50μm的Au电线中适当选择。
接着,说明加速度传感器芯片A的概略结构。
加速度传感器芯片A是静电电容型的加速度传感器芯片,包括:用SOI(Silicon On Insulator:绝缘体上硅)基板10形成的传感器主体1、用玻璃基板20形成的第一固定基板2、及用玻璃基板30形成的第二固定基板3。第一固定基板2固定于传感器主体1的一表面1a侧(图2、图3中的上表面侧),第二固定基板3固定于传感器主体1的另一表面1b侧(图2、图3中的下表面侧)。此外,第一及第二固定基板2、3形成为与传感器主体1相同的外形尺寸。
另外,在图2中,为了表示传感器主体1、第一固定基板2及第二固定基板3各自的结构,表示出传感器主体1、第一固定基板2及第二固定基板3分离的状态。该传感器主体1不限于SOI基板10,例如,也可以使用不具备绝缘层的通常的硅基板来形成。另外,第一及第二固定基板2、3也可以分别以硅基板及玻璃基板中的任一方形成。
传感器主体1包括:两个俯视为矩形状的开口窗12沿上述一表面1a并列设置的框部11、在框部11的各开口窗12的内侧配置的两个俯视为矩形状的重锤部13以及将框部11与重锤部13之间连结的各一对的支承弹簧部14。
两个俯视为矩形状的重锤部13分别从第一及第二固定基板2、3分开而配置。与第一固定基板2相对置的各重锤部13的主面(图2、图3中的上表面)上分别配置有可动电极15A、15B。并且,包围重锤部13周围的框部11的外周整体与第一及第二固定基板2、3接合。由此,框部11与第一及第二固定基板2、3构成收纳重锤部13及后述的定子16的芯片尺寸封装。
一对支承弹簧部14以在框部11的各开口窗12的内侧沿着在重锤部13的重心穿过的直线夹着重锤部13的形态配置。各支承弹簧部14是能够扭曲变形的扭簧(扭杆),与框部11及重锤部13相比形成为薄壁。并且,重锤部13因一对支承弹簧部14的回转(回り)而能够相对于框部11变位。
传感器主体1的框部11上,与各开口窗12分别连通的俯视为矩形状的窗孔17在与两个开口窗12相同的方向上并列设置。在各窗孔17的内侧,两个定子16分别沿着一对支承弹簧部14的并列设置方向而配置。
在各定子6与窗孔17的内周面之间、各定子16与重锤部13的外周面之间、及相邻的定子16彼此之间,分别形成有间隙,互相分离独立并电绝缘。并且,各定子16分别与第一及第二固定基板2、3接合。另外,在传感器主体1的一表面1a侧,各定子16上例如形成有由Al-Si膜等金属薄膜构成的圆形状的电极衬垫18。同样地,在框11上,在相邻的窗孔17之间的部位上,例如也形成有由Al-Si膜等金属薄膜构成的圆形状的电极衬垫18。
在各定子16上形成的各电极衬垫18分别电连接于后述的各固定电极25,在框部11上形成的电极衬垫18与可动电极15A及可动电极15B电连接。以上说明的多个电极衬垫18沿着加速度传感器芯片A的矩形状的外周形状的1边配置。
第一固定基板2包括:在第一固定基板2的第一主面2a和与之相对置的第二主面(与传感器主体1重合的面)2b之间贯通的多个配线(贯通电极)28、在第二主面2b上形成的多个固定电极25。
固定电极25Aa及固定电极25Ab成对地与可动电极15A相对置地配置。同样地,固定电极25Ba及固定电极25Bb成对地与可动电极15B相对置地配置。各固定电极25例如以Al-Si膜等金属薄膜形成。
各配线28在第一固定基板2的第二主面上,分别电连接于传感器主体1的电极衬垫18。由此,能够经由电极衬垫18分别向加速度传感器芯片A的外部取出各固定电极25的电位及可动电极15的电位。
在本实施方式中,该第一固定基板2相当于在玻璃基板20的内部形成有配线(贯通电极)28的附带贯通电极的基板50。
因此,用作本实施方式的第一固定基板2的附带贯通电极的基板50包括:在玻璃基板20形成的贯通孔53、在该贯通孔53中以在第一主面2a及第二主面2b露出的方式埋入的配线(贯通电极)28。此外,配线(贯通电极)28以避免在配线(贯通电极)28的侧面28a和在玻璃基板20的与贯通孔53对应的部位形成的内面53a之间形成有空隙的方式埋入(充填)于贯通孔53。即,在玻璃基板20上形成的贯通孔53通过配线(贯通电极)28而封固。
另一方面,在第二固定基板3的一表面3a(与传感器主体1重合的面)上并且与重锤部13对应的位置,配置有例如由Al-Si膜等金属薄膜构成的附着防止膜35。该附着防止膜35防止变位的重锤部13对第二固定基板3的附着。
接着,对加速度传感器芯片A的结构进行说明。
传感器主体1用SOI基板10形成。SOI基板10具有由单晶硅构成的支承基板10a、在支承基板10a之上配置的由硅氧化膜构成的绝缘层10b、在绝缘层10b之上配置的n型的硅层(活性层)10c。
传感器主体1中的框部11及定子16与第一固定基板2及第二固定基板3接合。与此相对,重锤部13分别从第一及第二固定基板2、3分开而配置,并由一对支承弹簧部14支承于框部11。
另外,对重锤部13的过度的变位进行限制的微小的突起部13c从重锤部13上的第一及第二固定基板2、3的各自的相对置面突出设置。并且,重锤部13上,分别形成有开口成矩形状的凹部13a、13b。凹部13a、13b的大小互不相同,因此以在一对支承弹簧部14穿过的直线为边界,重锤部13的左右的质量不同。
第一固定基板2的配线28与电极衬垫18电连接。电极衬垫18通过定子16、联络用导体部16d、金属配线26,与固定电极25连接。
上述的加速度传感器芯片A具有四对在传感器主体1设置的可动电极15和在第一固定基板2设置的固定电极25的对,针对可动电极15和固定电极25的每一对,构成可变容量电容器。并且,在对加速度传感器芯片A即重锤部13施加加速度时,支承弹簧部14扭曲,重锤部13变位。由此,成对的固定电极25与可动电极15的对置面积及间隔变化,可变容量电容器的静电电容变化。加速度传感器芯片A能够从该静电电容的变化检测加速度。
接着,对作为用作第一固定基板2的附带贯通电极的基板50的一例的玻璃埋入硅基板的制造方法进行说明。
最初,对在玻璃基板54形成凹部21的方法进行说明。首先,如图4(a)所示,准备玻璃基板54,在玻璃基板54形成保护膜70。之后,如图4(b)所示,通过RIE处理等选择性地除去玻璃基板54表面的规定区域并形成凹部21。形成该凹部21后,如图4(c)所示,除去保护膜70。这样,形成有凹部21的玻璃基板54形成(参照图4(c))。
接着,对在硅基板51上形成凸部52的方法进行说明。
在本实施方式中,首先,如图5(a)所示,准备电阻足够小的硅基板51。在该硅基板51整体上添加有p型或n型的杂质。然后,在硅基板51表面形成保护膜70。之后,如图5(b)所示,通过RIE处理等选择性地除去硅基板51表面的规定区域并形成多个凸部52。在形成该凸部52后,如图5(c)所示,除去保护膜70。这样,形成有凸部52的硅基板51形成(参照图5(c))。此外,在此,例示了对硅基板51整体添加杂质,但并不限定于此,杂质至少被添加到作为配线(贯通电极)28而残留的部分的深度为止即可。
这样,在本实施方式中,玻璃基板54相当于硅基板及玻璃基板中的任一方的基板,硅基板51相当于硅基板及玻璃基板中任意另一方的基板。
此外,对硅基板51上形成凸部52,能够在对玻璃基板54形成凹部21之前进行也能够在之后进行,也能够与对玻璃基板54形成凹部21并行来进行。
接着,以达到凸部52***到凹部21的状态的方式使硅基板51和玻璃基板54重合。具体而言,首先,如图6(a)所示,准备形成有凹部21的玻璃基板54、及形成有凸部52的硅基板51。并且,如图6(b)所示,将硅基板51的凸部52***到玻璃基板54的凹部21中,以达到凸部52***到凹部21的状态的方式使硅基板51和玻璃基板54重合。在本实施方式中,使凸部52的形状与各自被***的凹部21的形状大致相同。并且,在使硅基板51和玻璃基板54重合的状态下,使玻璃基板54的凹部21和硅基板51的凸部52啮合。
接着,如图6(c)所示,通过阳极接合等方法以达到凸部52***到凹部21的状态的方式将硅基板51和玻璃基板54接合。该工序可以在大气压气氛中进行,也可以在减压气氛中进行。另外,接合方法并不限定于阳极接合,能够采用各种方法。
这样,通过将硅基板51和玻璃基板54接合,从而形成接合基板55(参照图6(c))。
此外,硅基板51和玻璃基板54的接合,在形成有凸部52的硅基板51以避免形成空隙的方式覆盖凹部21的开口21b的状态进行。在本实施方式中,使凸部52的形状与各自被***的凹部21的形状大致相同,在将凸部52***到凹部21的状态下,避免在凸部52的侧面52a和在玻璃基板54的与凹部21对应的部位形成的内面21a之间形成空隙。即,将凸部52埋入到凹部21,从而使硅基板51以避免形成空隙的方式覆盖凹部21的开口21b,在此状态下,进行硅基板51与玻璃基板54的接合。
之后,在接合有硅基板51和玻璃基板54的接合基板55的至少单面上,玻璃基板54及硅基板51露出。
在本实施方式中,在接合有硅基板51和玻璃基板54的接合基板55的两面上,使玻璃基板54及硅基板51露出。
具体而言,如图6(d)所示,保留玻璃基板54中的被埋入于硅基板51的部分,并除去其他部分。另外,如图6(e)所示,保留硅基板51中的被埋入到玻璃基板54的部分,并除去其他部分。
在该除去工序中,用使用了金刚石砂轮的研削、化学机械研磨(CMP)等的研磨、或RIE等干蚀刻、HF的湿蚀刻等方法,对玻璃基板54的上表面和硅基板51的背面进行切割,除去不需要的玻璃和硅。此外,玻璃和硅的除去可以先进行任一方,也可以平行地进行。
这样,在玻璃基板20的内部形成有配线(贯通电极)28的玻璃埋入硅基板(附带贯通电极的基板)50形成。
通过以上的工序制造出的玻璃埋入硅基板(附带贯通电极的基板)50用作图2及图3所示的第一固定基板2。
如以上说明,本实施方式涉及的玻璃埋入硅基板(附带贯通电极的基板)50通过下述1~5的工序来制造。
1.在硅基板51及玻璃基板54中的任一方的基板即玻璃基板54上形成凹部(凹部或贯通孔)21的工序。
2.在硅基板51及玻璃基板54中的任意另一方的基板即硅基板51上形成凸部52的工序。
3.以达到凸部52***到凹部21的状态的方式,使硅基板51和玻璃基板54重合的工序。
4.将硅基板51和玻璃基板54接合的工序。
5.在接合有硅基板51和玻璃基板54的接合基板55的两面(至少单面)使玻璃基板54及硅基板51露出的工序。
通过这些工序形成玻璃埋入硅基板(附带贯通电极的基板)50,从而使玻璃基板熔融的热处理变得不需要,因此能够极力抑制对器件特性带来的影响。
另外,在本实施方式中,在形成有凸部52的硅基板51以避免形成空隙的方式覆盖凹部21的开口21b的状态,进行硅基板51与玻璃基板54的接合。其结果是,能够避免硅基板10和玻璃基板20之间形成空隙,能够制作出内部气密性高的器件。
此外,在上述第一实施方式中,例示了在玻璃基板54上形成凹部21,在硅基板51上形成凸部51的情况,但在玻璃基板和硅基板间也可以使凹凸的关系相反。
具体而言,如以下这样,也可以形成在玻璃基板20的内部形成有配线(贯通电极)28的玻璃埋入硅基板(附带贯通电极的基板)50A。
首先,如图7(a)所示,准备玻璃基板54A,在玻璃基板54A上形成保护膜70。之后,如图7(b)所示,通过RIE处理等选择性地除去玻璃基板54A表面的规定区域来形成凸部22。在形成该凸部22后,如图7(c)所示,除去保护膜70。这样,形成有凸部22的玻璃基板54A形成(参照图7(c))。
接着,对在硅基板51A上形成凹部56的方法进行说明。
在本实施方式中,首先,如图8(a)所示,准备电阻足够小的硅基板51A。对该硅基板51A整体添加p型或n型的杂质。并且,在硅基板51A的表面形成保护膜70。之后,如图8(b)所示,通过RIE处理等选择性地除去硅基板51A表面的规定区域来形成多个凹部56。在形成该凹部56后,如图8(c)所示,除去保护膜70。这样,形成有凹部56的硅基板51A形成(参照图8(c))。此外,在此,例示了对硅基板51A整体添加杂质的情况,但并不限定于此,杂质至少添加到作为配线(贯通电极)28而残留的部分的深度为止即可。
这样,在本实施方式中,硅基板51A与硅基板及玻璃基板中的任一方的基板相当,玻璃基板54A与硅基板及玻璃基板中的任意另一方的基板相当。
此外,对硅基板51A形成凹部56能够比对玻璃基板54A形成凸部22先进行也能够后进行,也能够与对玻璃基板54A形成凸部22并行进行。
接着,以达到凸部22***到凹部56的状态的方式,使硅基板51A和玻璃基板54A重合。具体而言,首先,如图9(a)所示,准备形成有凸部22的玻璃基板54A和形成有凹部56的硅基板51A。并且,如图9(b)所示,将玻璃基板54A的凸部22***到硅基板51A的凹部56,以达到凸部22***到凹部56的状态的方式使硅基板51A和玻璃基板54A重合。在本实施方式中,使凸部22的形状与各自被***的凹部56的形状大致相同。并且,在使硅基板51A和玻璃基板54A重合的状态下,玻璃基板54A的凸部22与硅基板51A的凹部56啮合。
接着,如图9(c)所示,通过阳极接合等的方法将以达到凸部22***到凹部56的状态的方式重合的硅基板51A和玻璃基板54A接合。该工序可以在大气压气氛中进行,也可以在减压气氛中进行。另外,接合方法并不限定于阳极接合,能够采用各种方法。
这样,将硅基板51A和玻璃基板54A接合,从而接合基板55A形成(参照图9(c))。
此外,硅基板51A与玻璃基板54A的接合在形成有凸部22的玻璃基板54A以避免形成空隙的方式覆盖凹部56的开口56b的状态下进行。在本实施方式中,使凸部22的形状与各自被***的凹部56的形状大致相同,在将凸部22***到凹部56的状态下,避免在凸部22的侧面22a和在硅基板51A的与凹部56对应的部位形成的内面56a之间形成空隙。即,凸部22埋入到凹部56,从而玻璃基板54A以避免形成空隙的方式覆盖凹部56的开口56b,在此状态下,进行硅基板51A与玻璃基板54A的接合。
之后,在结合有硅基板51A和玻璃基板54A的接合基板55A的至少单面,玻璃基板54A及硅基板51A露出。
在本实施方式中,在结合有硅基板51A和玻璃基板54A的接合基板55A的两面,使玻璃基板54A及硅基板51A露出。
具体而言,如图9(d)所示,保留玻璃基板54A中的***到硅基板51A的部分,除去其他的部分。另外,如图9(e)所示,保留硅基板51A中的埋入有玻璃基板54A的部分,除去其他的部分。
在该除去工序中,用使用了金刚石砂轮的研削、化学机械研磨(CMP)等的研磨,或RIE等干蚀刻、HF的湿法蚀刻等方法,对玻璃基板54A的上表面和硅基板51A的背面进行切割,除去不需要的玻璃和硅。此外,玻璃和硅的除去可以先进行任一方,也可以平行地进行。
这样,玻璃基板20的内部形成有配线(贯通电极)28的玻璃埋入硅基板(附带贯通电极的基板)50A形成。
即使通过上述方法形成玻璃埋入硅基板(附带贯通电极的基板)50A,也能够获得与上述第一实施方式同样的作用、效果。
(第2实施方式)
图10是表示本发明的第2实施方式涉及的加速度传感器芯片A的概略结构的剖视图。本实施方式涉及的加速度传感器芯片A为基本上与以上述第一实施方式表示的加速度传感器芯片A大致相同的结构。
即,本实施方式涉及的加速度传感器芯片A是静电电容型的加速度传感器芯片,包括:用硅基板(SOI基板)10形成的传感器主体1B、用玻璃基板20形成的第一固定基板2、及用玻璃基板30形成的第二固定基板3。
另外,加速度传感器芯片A中使用附带贯通电极的基板这点与上述第一实施方式相同。然而,在本实施方式中,为将硅基板10的凸部11***到在玻璃基板20上形成的贯通孔21B的构造。以下,说明本实施方式涉及的附带贯通电极的基板50B的制造方法。
最初,在玻璃基板54B上形成贯通孔21B。具体而言,首先,如图11(a)所示,准备玻璃基板54B,在玻璃基板54B上形成保护膜70。之后,如图11(b)所示,通过RIE处理等选择性的除去玻璃基板54B表面的规定区域来形成贯通孔21B。在该贯通孔21B形成后,如图11(c)所示,除去保护膜70。这样,形成有贯通孔21B的玻璃基板54B形成(参照图11(c))。
接着,对在硅基板51B上形成凸部11的方法进行说明。
在本实施方式中,首先,如图12(a)所示,准备电阻足够小的硅基板51B。对该硅基板51B整体添加p型或n型的杂质。并且,在硅基板51B表面形成保护膜70。之后,如图12(b)所示,通过RIE处理等选择性地除去硅基板51B表面的规定区域来形成多个凸部11。该凸部11形成后,如图12(c)所示,除去保护膜70。这样,形成有凸部11的硅基板51B形成(参照图12(c))。此外,在此,例示了对硅基板51B整体添加杂质的情况下,但并不限定于此,杂质至少添加到作为配线(贯通电极)28残留的部分的深度为止即可。
这样,在本实施方式中,玻璃基板54B与硅基板及玻璃基板中的任一方的基板相当,硅基板51B与硅基板及玻璃基板中的任意另一方的基板相当。
此外,对硅基板51B形成凸部11能够比对玻璃基板54B形成贯通孔21B先进行也能够后进行,也能够与对玻璃基板54B形成贯通孔21B并行进行。
接着,以达到凸部11***到贯通孔21B的状态的方式,使硅基板51B和玻璃基板54B重合。具体而言,首先,准备形成有贯通孔21B的玻璃基板54B和形成有凸部11的硅基板51B。并且,如图13(a)所示,将硅基板51B的凸部11***到玻璃基板54B的贯通孔21B,以达到凸部11***到贯通孔21B的状态的方式使硅基板51B和玻璃基板54B重合。在本实施方式中,贯通孔21B形成为向上方扩径的锥形状,贯通孔21B的上侧为与硅基板51B的凸部11相比略微大的径。为此,在玻璃与硅之间(将凸部11***到贯通孔21B的状态下的凸部11的侧面11a和在玻璃基板54B的与贯通孔21B对应的部位形成的内面21aB之间),形成有少许的间隙60。并且,在使硅基板51B和玻璃基板54B重合的状态下,贯通孔21B的下侧为与硅基板51B的凸部11正好啮合的尺寸(参照图13(a))。
接着,通过阳极接合等的方法将以达到凸部11***到贯通孔21B的状态的方式重合的硅基板51B和玻璃基板54B接合。该工序可以在大气压气氛中进行,也可以在减压气氛中进行。另外,接合方法并不限定于阳极接合,能够采用各种方法。
这样,将硅基板51B和玻璃基板54B接合,从而接合基板55B形成(参照图13(a))。
此外,硅基板51B与玻璃基板54B的接合在形成有凸部11的硅基板51B以避免形成空隙的方式覆盖贯通孔21B的一端侧(下侧)开口21bB的状态下进行。在本实施方式中,以贯通孔21B的下侧为与硅基板51B的凸部11正好啮合的尺寸的方式形成贯通孔21B。并且,在将凸部11***到贯通孔21B并使硅基板51B和玻璃基板54B重合的状态下,凸部11的侧面11a的下端和在玻璃基板54B的与贯通孔21B对应的部位形成的内面21aB的下端抵接。这样,形成有凸部11的硅基板51B以避免形成空隙的方式覆盖贯通孔21B的一端侧(下侧)开口21bB,在此状态下,进行硅基板51B与玻璃基板54B的接合。
并且,如图13(b)所示,在硅基板51B的背面形成了保护膜70后,如图13(c)所示,通过RIE处理等选择性地除去硅基板51B的背面的规定区域。
这样,在玻璃基板20的内部形成有配线(贯通电极)28的附带贯通电极的基板50B形成。在本实施方式中,附带贯通电极的基板50B由形成有配线(贯通电极)28的传感器主体1B、形成有配线(贯通电极)28被***的贯通孔21B的第一固定基板2构成。
通过以上的本实施方式也能够起到与上述第一实施方式同样的作用、效果。
另外,在本实施方式中,在玻璃基板54B上形成贯通孔21B,所以具有如下效果:在接合基板55B的至少单面使玻璃基板54B及硅基板51B露出的工序变得不需要。
另外,在本实施方式中,在形成有凸部11的硅基板51B以避免形成空隙的方式覆盖贯通孔21B的一端侧(下侧)开口21bB的状态下进行硅基板51B和玻璃基板54B的接合。其结果是,能够避免在硅基板10与玻璃基板20之间形成空隙,能够制作出内部气密性高的器件。
另外,在本实施方式中,在凸部11与贯通孔(凹部或贯通孔)21B之间形成间隙60。即,在将凸部11***到贯通孔21B的状态下的凸部11的侧面11a和在玻璃基板54B的与贯通孔21B对应的部位形成的内面21aB之间形成间隙60。为此,具有如此效果:容易使硅基板51B和玻璃基板54B重合、制造变得容易。
另外,根据本实施方式,能够获得在配线(贯通电极)28与玻璃基板20之间形成有间隙60的附带贯通电极的基板50B。这种附带贯通电极的基板50B具有即使在膨胀的情况下也不易发生变形的效果。
此外,在上述第2实施方式中,例示了在玻璃基板54B形成了贯通孔21B的情况,但也可以在玻璃基板形成凹部。
具体而言,也可以如以下这样,形成在玻璃基板20的内部形成有配线(贯通电极)28的玻璃埋入硅基板(附带贯通电极的基板)50C。
首先,如图14(a)所示,准备玻璃基板54C,在玻璃基板54C上形成保护膜70。之后,如图14(b)所示,通过RIE处理等选择性地除去玻璃基板54C表面的规定区域来形成凹部21C。在该凹部21C形成后,如图11(c)所示,除去保护膜70。这样,形成有凹部21C的玻璃基板54C形成(参照图14(c))。该凹部21C与上述的贯通孔21B同样地,形成为向上方扩径的锥形状。
接着,如图15(a)~图15(c)所示,在硅基板51C上形成凸部11。对该硅基板51C形成凸部11的方法与上述的对硅基板51B形成凸部11的方法相同。此外,对硅基板51C形成凸部11能够比对玻璃基板54C形成凹部21C先进行也能够后进行,也能够与对玻璃基板54C形成凹部21C并行进行。
接着,以达到凸部11***到凹部21C的状态的方式,使硅基板51C和玻璃基板54C重合。具体而言,首先,准备形成有凹部21C的玻璃基板54C和形成有凸部11的硅基板51C。并且,如图16(a)所示,将硅基板51C的凸部11***到玻璃基板54C的凹部21C,以达到凸部11***到凹部21C的状态的方式使硅基板51C和玻璃基板54C重合。如上所述,凹部21C形成为向上方扩径的锥形状,因此凹部21C的上侧为比硅基板51C的凸部11略微大的径。为此,在玻璃与硅之间(将凸部11***到凹部21C的状态下的凸部11的侧面11a和在玻璃基板54C的与凹部21C对应的部位形成的内面21aC之间),形成有少许的间隙60。并且,在使硅基板51C和玻璃基板54C重合的状态下,凹部21C的下侧为与硅基板51C的凸部11正好啮合的尺寸(参照图16(a))。
接着,通过阳极接合等的方法将以达到凸部11***到凹部21C的状态的方式重合的硅基板51C和玻璃基板54C接合。该工序可以在大气压气氛中进行,也可以在减压气氛中进行。另外,接合方法并不限定于阳极接合,能够采用各种方法。
这样,将硅基板51C和玻璃基板54C接合,从而接合基板55C形成(参照图13(a))。
此外,硅基板51C和玻璃基板54C的接合在形成有凸部11的硅基板51C以避免形成空隙的方式覆盖凹部21C的一端侧(下侧)开口21bC的状态下进行。在本实施方式中,以凹部21C的下侧为与硅基板51C的凸部11正好啮合的尺寸的方式形成凹部21C。并且,在将凸部11***到凹部21C并使硅基板51C和玻璃基板54C重合的状态下,凸部11的侧面11a的下端和在玻璃基板54C的与凹部21C对应的部位形成的内面21aC的下端抵接。这样,形成有凸部11的硅基板51C以避免形成空隙的方式覆盖凹部21C的一端侧(下侧)开口21bC,在此状态下,进行硅基板51C和玻璃基板54C的接合。
之后,在接合有硅基板51C和玻璃基板54C的接合基板55C的上表面(至少单面),玻璃基板54C及硅基板51C露出。
具体而言,如图16(b)所示,保留玻璃基板54C中的埋入到硅基板51C的部分,除去其他的部分。
在该除去工序中,用使用了金刚石砂轮的研削、化学机械研磨(CMP)等的研磨,或RIE等干蚀刻、HF的湿法蚀刻等方法,对玻璃基板54C的上表面进行切割,除去不需要的玻璃。
并且,如图16(c)所示,在硅基板51C的背面形成了保护膜70后,如图16(d)所示,通过RIE处理等选择性地除去硅基板51C的背面的规定区域。
这样,在玻璃基板20的内部形成有配线(贯通电极)28的附带贯通电极的基板50C形成。
即使通过上述方法形成附带贯通电极的基板50C,也能够获得与上述第2实施方式大致同样的作用、效果。
此外,在本实施方式中,也能够如上述第一实施方式那样,避免在配线(贯通电极)28与玻璃基板20之间形成间隙。
另外,在玻璃基板和硅基板间,也可以使凹凸的关系相反。即,即使在玻璃基板上形成凸部并在硅基板上形成贯通孔或凹部,也能够获得同样的效果。
(第3实施方式)
图17是表示本发明的第3实施方式涉及的加速度传感器芯片A的概略结构的剖视图。本实施方式涉及的加速度传感器芯片A为基本上与上述第2实施方式所示的加速度传感器芯片A大致相同的结构。
即,本实施方式涉及的加速度传感器芯片A是静电电容型的加速度传感器芯片,包括:用SOI(Silicon On Insulator)基板10形成的传感器主体1D、用玻璃基板20形成的第一固定基板2、用玻璃基板30形成的第二固定基板3。
另外,加速度传感器芯片A中使用附带贯通电极的基板这点与上述第2实施方式相同,为将硅基板10的凸部11***到在玻璃基板20上形成的贯通孔21D的构造。以下,说明本实施方式涉及的附带贯通电极的基板50D的制造方法。
最初,如图18(a)~图18(c)所示,在玻璃基板54D上形成贯通孔21D。对该玻璃基板54D形成贯通孔21D的方法与上述的对玻璃基板54B形成贯通孔21B的方法相同。
接着,对在硅基板51D上形成凸部11D的方法进行说明。
在本实施方式中,首先,如图19(a)所示,准备电阻足够小的硅基板51D。对该硅基板51D整体添加p型或n型的杂质。并且,在硅基板51D的表面上形成保护膜70。之后,如图19(b)所示,通过RIE处理等选择性地除去硅基板51D表面的规定区域来形成多个凸部11D。该凸部11D形成后,如图19(c)所示,除去保护膜70。这样,形成有凸部11D的硅基板51D形成(参照图19(c))。在本实施方式中,以凸部11D的径为比上述第2实施方式的凸部11的径稍微小的方式形成凸部11D。
此外,在此,例示了对硅基板51D整体添加杂质的情况,但并不限定于此,杂质至少添加到作为配线(贯通电极)28残留的部分的深度为止即可。
这样,在本实施方式中,玻璃基板54D与硅基板及玻璃基板中的任一方的基板相当,硅基板51D与硅基板及玻璃基板中的任意另一方的基板相当。
此外,对硅基板51D形成凸部11D能够比对玻璃基板54D形成贯通孔21D先进行也能够后进行,也能够与对玻璃基板54D形成贯通孔21D并行进行。
接着,以达到凸部11D***到贯通孔21D的状态的方式,使硅基板51D和玻璃基板54D重合。具体而言,首先,如图20(a)所示,准备形成有贯通孔21D的玻璃基板54D和形成有凸部11D的硅基板51D。并且,如图20(b)所示,将硅基板51D的凸部11D***到玻璃基板54D的贯通孔21D,以达到凸部11D***到贯通孔21D的状态的方式使硅基板51D和玻璃基板54D重合。
在本实施方式中,贯通孔21D形成为向上方扩径的锥形状,贯通孔21D的径为在从上侧到下侧的任意位置都比硅基板51D的凸部11D略微大的径。为此,在玻璃与硅之间(将凸部11D***到贯通孔21D的状态下的凸部11D的侧面11aD和在玻璃基板54D的与贯通孔21D对应的部位形成的内面21aD之间),从上侧到下侧形成间隙60D(参照图20(a))。即,在将凸部11D***到贯通孔21D的状态下,避免凸部11D的侧面11aD和在玻璃基板54D的与贯通孔21D对应的部位形成的内面21aD抵接。为此,在硅基板51D与玻璃基板54D的接合前,在使硅基板51D和玻璃基板54D重合的状态下,硅基板51D和玻璃基板54D能够在相互的抵接面(硅基板51D的上表面51aD及玻璃基板54D的下表面54aD)的任意的方向上相对移动。
接着,通过阳极接合等的方法将以达到凸部11D***到贯通孔21D的状态的方式重合的硅基板51D和玻璃基板54D接合。该工序可以在大气压气氛中进行,也可以在减压气氛中进行。另外,接合方法并不限定于阳极接合,能够采用各种方法。
这样,将硅基板51D和玻璃基板54D接合,从而接合基板55D形成(参照图20(b))。
此外,硅基板51D和玻璃基板54D的接合在形成有凸部11D的硅基板51D以避免形成空隙的方式覆盖贯通孔21D的一端侧(下侧)开口21bD的状态下进行。在本实施方式中,通过硅基板51D的上表面51aD的凸部11D的周缘部来覆盖贯通孔21D的一端侧(下侧)开口21bD。并且,在此状态下,进行硅基板51D与玻璃基板54D的接合。
并且,如图20(b)所示,在硅基板51C的背面形成了保护膜70后,如图20(c)所示,通过RIE处理等选择性地除去硅基板51C的背面的规定区域。
这样,在玻璃基板20的内部形成有配线(贯通电极)28的附带贯通电极的基板50D形成。
即使通过上述方法形成附带贯通电极的基板50D,也能够获得与上述第2实施方式同样的作用、效果。
另外,在本实施方式中,在在玻璃与硅之间(将凸部11D***到贯通孔21D的状态下的凸部11D的侧面11aD和在玻璃基板54D的与贯通孔21D对应的部位形成的内面21aD之间),从上侧到下侧形成有间隙60D。即,在将凸部11D***到贯通孔21D的状态下,避免凸部11D的侧面11aD和在玻璃基板54D的与贯通孔21D对应的部位形成的内面21aD抵接。为此,具有如下效果:变得更容易使硅基板51D和玻璃基板54D重合,变得更容易制造。
另外,根据本实施方式,能够获得在配线(贯通电极)28与玻璃基板20之间形成有间隙60D的附带贯通电极的基板50D。这种附带贯通电极的基板50D具有即使在膨胀的情况下也不易发生变形的效果。
此外,在本实施方式中,也能够使用如上述第2实施方式的变形例那样的、形成有凹部的玻璃基板。
另外,也可以在玻璃基板和硅基板间使凹凸的关系相反。即,即使在玻璃基板上形成凸部并在硅基板上形成贯通孔或凹部,也能够获得同样的效果。
以上,对本发明的优选的实施方式进行了说明,但本发明不限定于上述实施方式,能够进行各种变形。
例如,在上述第一实施方式中,也可以与上述第2实施方式、第3实施方式同样地,对凹部及凸部的径进行调整,在硅基板与玻璃基板之间形成间隙。
另外,在上述第一实施方式中,例示了在硅基板及玻璃基板中的任一方上形成了凹部的情况,但也可以代替凹部而形成贯通孔。例如,也可以将如图11(c)那样的形成有贯通孔21B的玻璃基板54B应用于上述第一实施方式。
另外,在上述第2实施方式及第3实施方式中,例示了使仅形成凸部的硅基板与玻璃基板接合,并在接合后选择性地除去硅基板背面的规定区域的情况。然而,不限于此,也可以在形成凸部的基础上,使选择性地除去了背面的规定区域的硅基板与玻璃基板接合。即,也可以预先使硅基板为如图13(c)、图16(d)、图20(c)的形状,并使这些形状的硅基板与玻璃基板接合。
另外,在上述实施方式中,例示了检测在X方向和Z方向这两个方向的加速度的加速度传感器,但也可以是在XY平面内旋转90度地配置一个重锤部并检测加上Y方向的三个方向的加速度的加速度传感器。
另外,在上述实施方式中,例示了加速度传感器作为静电电容式器件,但不限于此,即使是其他的静电电容式器件也能够适用本发明。
另外,重锤部、固定电极其他细节的设计(形状、大小、布局等)也能够适当地变更。
产业上的可利用性
根据本发明,能够获得能够极力抑制对器件特性带来的影响的附带贯通电极的基板及其制造方法。
Claims (5)
1.一种附带贯通电极的基板的制造方法,其特征在于,包括:
在硅基板及玻璃基板中的任一方的基板上形成凹部或贯通孔的工序;
在另一方的基板上形成凸部的工序;
以达到所述凸部***到所述凹部或贯通孔的状态的方式,使所述硅基板和所述玻璃基板重合的工序;以及
将所述硅基板和所述玻璃基板接合的工序。
2.如权利要求1所述的附带贯通电极的基板的制造方法,其特征在于,
还包括:在接合有所述硅基板和所述玻璃基板的接合基板的至少单面上,使所述玻璃基板及所述硅基板露出的工序。
3.如权利要求1或2所述的附带贯通电极的基板的制造方法,其特征在于,
所述硅基板与所述玻璃基板的接合,在形成有所述凸部的基板以避免形成空隙的方式覆盖所述凹部或贯通孔的开口的状态下进行。
4.如权利要求1~3中任一项所述的附带贯通电极的基板的制造方法,其特征在于,
在所述凸部与所述凹部或所述凸部与所述贯通孔之间形成有间隙。
5.一种附带贯通电极的基板,其特征在于,
在玻璃基板的内部形成有贯通电极,
在所述贯通电极与所述玻璃基板之间形成有间隙。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011-015814 | 2011-01-27 | ||
JP2011015814 | 2011-01-27 | ||
PCT/JP2012/051391 WO2012102252A1 (ja) | 2011-01-27 | 2012-01-24 | 貫通電極付基板およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN103081094A true CN103081094A (zh) | 2013-05-01 |
Family
ID=46580818
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2012800027200A Pending CN103081094A (zh) | 2011-01-27 | 2012-01-24 | 附带贯通电极的基板及其制造方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US20130168141A1 (zh) |
EP (1) | EP2669940A4 (zh) |
JP (1) | JPWO2012102252A1 (zh) |
KR (1) | KR20130055652A (zh) |
CN (1) | CN103081094A (zh) |
TW (1) | TW201246501A (zh) |
WO (1) | WO2012102252A1 (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20150257300A1 (en) * | 2014-03-10 | 2015-09-10 | Kabushiki Kaisha Toshiba | Electronic device |
CN104779334B (zh) * | 2015-04-04 | 2017-08-22 | 福建永德吉灯业股份有限公司 | 玻璃基板电极结构及其应用 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1845302A (zh) * | 2005-04-08 | 2006-10-11 | 冲电气工业株式会社 | 阳极接合装置、阳极接合方法和加速度传感器的制造方法 |
CN101107706A (zh) * | 2005-01-28 | 2008-01-16 | 松下电器产业株式会社 | 电子元件封装的制造方法以及电子元件封装 |
JP2008518790A (ja) * | 2004-11-04 | 2008-06-05 | マイクロチップス・インコーポレーテッド | 冷間圧接封止法および装置 |
WO2008136316A1 (ja) * | 2007-04-26 | 2008-11-13 | Alps Electric Co., Ltd. | 積層基板構造体及びその製造方法 |
CN101578695A (zh) * | 2006-12-26 | 2009-11-11 | 松下电器产业株式会社 | 半导体元件的安装结构体及半导体元件的安装方法 |
JP2010153691A (ja) * | 2008-12-26 | 2010-07-08 | Seiko Instruments Inc | 電子デバイスの製造方法 |
CN102132409A (zh) * | 2008-11-21 | 2011-07-20 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7416961B2 (en) * | 2001-03-14 | 2008-08-26 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Method for structuring a flat substrate consisting of a glass-type material |
EP1535315B1 (de) * | 2002-09-06 | 2010-11-24 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Glasartiges flächensubstrat, seine verwendung und verfahren zu seiner herstellung |
WO2005031861A1 (en) * | 2003-09-26 | 2005-04-07 | Tessera, Inc. | Structure and method of making capped chips including a flowable conductive medium |
JP4751714B2 (ja) * | 2005-12-22 | 2011-08-17 | オリンパス株式会社 | 積層実装構造体 |
JP2010165904A (ja) * | 2009-01-16 | 2010-07-29 | Seiko Instruments Inc | 電子部品パッケージ及びその製造方法 |
WO2011118786A1 (ja) * | 2010-03-26 | 2011-09-29 | パナソニック電工株式会社 | ガラス埋込シリコン基板の製造方法 |
-
2012
- 2012-01-20 TW TW101102669A patent/TW201246501A/zh unknown
- 2012-01-24 US US13/820,758 patent/US20130168141A1/en not_active Abandoned
- 2012-01-24 WO PCT/JP2012/051391 patent/WO2012102252A1/ja active Application Filing
- 2012-01-24 CN CN2012800027200A patent/CN103081094A/zh active Pending
- 2012-01-24 EP EP12739563.0A patent/EP2669940A4/en not_active Withdrawn
- 2012-01-24 KR KR1020137005117A patent/KR20130055652A/ko not_active Application Discontinuation
- 2012-01-24 JP JP2012554791A patent/JPWO2012102252A1/ja active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008518790A (ja) * | 2004-11-04 | 2008-06-05 | マイクロチップス・インコーポレーテッド | 冷間圧接封止法および装置 |
CN101107706A (zh) * | 2005-01-28 | 2008-01-16 | 松下电器产业株式会社 | 电子元件封装的制造方法以及电子元件封装 |
CN1845302A (zh) * | 2005-04-08 | 2006-10-11 | 冲电气工业株式会社 | 阳极接合装置、阳极接合方法和加速度传感器的制造方法 |
CN101578695A (zh) * | 2006-12-26 | 2009-11-11 | 松下电器产业株式会社 | 半导体元件的安装结构体及半导体元件的安装方法 |
WO2008136316A1 (ja) * | 2007-04-26 | 2008-11-13 | Alps Electric Co., Ltd. | 積層基板構造体及びその製造方法 |
CN102132409A (zh) * | 2008-11-21 | 2011-07-20 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
JP2010153691A (ja) * | 2008-12-26 | 2010-07-08 | Seiko Instruments Inc | 電子デバイスの製造方法 |
Also Published As
Publication number | Publication date |
---|---|
WO2012102252A1 (ja) | 2012-08-02 |
US20130168141A1 (en) | 2013-07-04 |
JPWO2012102252A1 (ja) | 2014-06-30 |
EP2669940A1 (en) | 2013-12-04 |
KR20130055652A (ko) | 2013-05-28 |
EP2669940A4 (en) | 2014-10-22 |
TW201246501A (en) | 2012-11-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP2165970B1 (en) | Substrate bonded MEMS sensor | |
TWI461348B (zh) | 微封裝方法及裝置 | |
TWI434802B (zh) | 具電性絕緣結構之微機電裝置及其製造方法 | |
CN106744649A (zh) | 具有两个掩埋腔的微机电器件及其制造方法 | |
JP2012225920A (ja) | マイクロ−電子機械システム(mems)デバイス | |
US8455996B1 (en) | Wafer level packaging method and a packaging structure using thereof | |
CN103081094A (zh) | 附带贯通电极的基板及其制造方法 | |
WO2012102291A1 (ja) | ガラス埋込シリコン基板およびその製造方法 | |
JP5684233B2 (ja) | シリコン配線埋込ガラス基板及びその製造方法 | |
CN107697882A (zh) | 用于制造半导体器件的工艺以及相应半导体器件 | |
WO2011118786A1 (ja) | ガラス埋込シリコン基板の製造方法 | |
CN105486445A (zh) | 压力传感器以及其制造方法 | |
CN108063991A (zh) | 麦克风及其制造方法 | |
JP4766932B2 (ja) | 容量素子を用いたセンサの製造方法 | |
JPH1019923A (ja) | 電子部品およびその製造方法 | |
JP4665733B2 (ja) | センサエレメント | |
JP5293579B2 (ja) | 電子部品用パッケージ、電子部品装置、及び電子部品用パッケージの製造方法 | |
KR20150130155A (ko) | 멤스 구조체 및 멤스 구조체의 제조 방법 | |
JP5401414B2 (ja) | ウエハ、ウエハの製造方法および静電容量式加速度センサの製造方法 | |
JP5069410B2 (ja) | センサエレメント | |
JP2011204950A (ja) | 金属埋込ガラス基板及びその製造方法、及びmemsデバイス | |
JP2010177280A (ja) | 半導体センサの製造方法、及び半導体センサ | |
KR20080016340A (ko) | 관통전극 형성방법, 이를 이용한 멤스 구조물 및 그제조방법 | |
WO2011118787A1 (ja) | ガラス埋込シリコン基板の製造方法 | |
WO2012102292A1 (ja) | 静電容量式デバイスの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20130501 |