CN102970018B - 半导体开关以及无线设备 - Google Patents

Abstract

本发明提供一种半导体开关以及无线设备。根据实施方式，提供一种具备电源电路、驱动电路、开关部和第1电位控制电路的半导体开关。所述电源电路具有生成负的第1电位的第1电位生成电路、以及生成对电源电位进行降压而得到的正的第2电位的第2电位生成电路。所述驱动电路被供给所述第1电位和第3电位，基于端子切换信号输出所述第1电位以及所述第3电位中的至少一方。所述开关部按照所述驱动电路的输出，将共用端子与多个高频端子中的某一个连接。所述第1电位控制电路具有对所述第1电位与所述第2电位的电位差进行分割的分割电路、以及控制所述第1电位以使所述分割电路分割的电位与基准电位的电位差变小的放大电路。

Description

半导体开关以及无线设备

相关申请的交叉引用

本申请基于2011年8月31日提交的日本专利申请2011-189411和2011年12月13日提交的日本专利申请2011-272109并要求其优先权，这些申请的全部内容以引用的方式并入于此。

技术领域

本发明总体而言涉及半导体开关以及无线设备。

背景技术

半导体开关用于各种电子设备。例如，在便携式电话机的高频电路部中，发送电路和接收电路经由高频开关电路与共用的天线选择性地连接。作为这种高频开关电路的开关元件，使用形成在SOI(SiliconOnInsulator：绝缘体上硅)基板上的MOSFET(MetalOxideSemiconductorField-EffectTransistor：金属氧化物半导体场效应晶体管)。

发明内容

本发明的实施方式提供一种改善高频特性的半导体开关以及无线设备。

根据实施方式，提供一种具备电源电路、驱动电路、开关部和第1电位控制电路的半导体开关。所述电源电路具有生成负的第1电位的第1电位生成电路、以及生成对电源电位进行降压而得到的正的第2电位的第2电位生成电路。所述驱动电路被供给所述第1电位和第3电位，基于端子切换信号，输出所述第1电位以及所述第3电位中的至少一方。所述开关部按照所述驱动电路的输出，将共用端子与多个高频端子中的某一个连接。所述第1电位控制电路具有分割所述第1电位与所述第2电位的电位差的分割电路、以及控制所述第1电位以使由所述分割电路分割后得到的电位与基准电位的电位差变小的放大电路。

根据本发明的实施方式，能够提供一种改善了高频特性的半导体开关以及无线设备。

附图说明

图1是例示第1实施方式所涉及的半导体开关的模块图。

图2是例示第1实施方式中的开关部的电路图。

图3是例示第1实施方式中的开关部的三次谐波失真的截断电位Voff依赖性的特性图。

图4是例示改变输入功率Pin时的三次谐波失真的截断电位Voff依赖性的特性图。

图5是例示第1实施方式中的接口电路以及驱动电路的电路图。

图6是例示电平移位电路的电路图。

图7是例示第1实施方式中的电源电路的第1电位生成电路的电路图。

图8是例示第1实施方式中的第1电位控制电路的电路图。

图9是比较例的钳位电路的电路图。

图10是例示第2实施方式中的第1电位控制电路的电路图。

图11是例示第3实施方式所涉及的半导体开关的模块图。

图12是例示第3实施方式中的第1电位控制电路的电路图。

图13是例示第4实施方式所涉及的半导体开关的模块图。

图14是例示第4实施方式中的接口电路的电路图。

图15是例示第4实施方式中的第1电位生成电路的电路图。

图16是例示第4实施方式中的第1电位控制电路的电路图。

图17是例示第5实施方式中的第1电位生成电路的振荡电路的电路图。

图18是例示第6实施方式中的第1电位生成电路的振荡电路的电路图。

图19是例示第7实施方式所涉及的半导体开关的模块图。

图20是例示电平移位电路的其他电路图。

图21是例示第7实施方式中的第3电位生成电路的电路图。

图22是例示第7实施方式中的第2电位控制电路的电路图。

图23是例示第8实施方式所涉及的半导体开关的模块图。

图24是例示第8实施方式中的电源接通检测电路的电路图。

图25是例示第9实施方式所涉及的半导体开关的模块图。

图26是例示第9实施方式中的第2电位控制电路的电路图。

图27是例示第9实施方式中的第2电位控制电路的主要信号的时间图，(a)是第3电位Vp，(b)是第2电位控制电路的输出信号S3。

图28是第10实施方式中的第1晶体管的等效电路图。

图29是例示第10实施方式中的第1晶体管的布局的俯视图。

图30是例示第11实施方式所涉及的无线设备的模块图。

具体实施方式

以下，参照附图详细说明实施方式。其中，在本申请说明书和各图中，对于与之前的附图中已述的要素相同的要素赋予相同的符号，并适当省略详细的说明。

首先，说明第1实施方式。

图1是例示第1实施方式所涉及的半导体开关的模块图。

半导体开关1具备：开关(switch)部3、向开关部3输出控制信号的驱动电路4、对端子切换信号IN进行解码的接口电路5、生成作为控制信号的电位的第1电位Vn和内部电路用的第2电位Vdd1的电源电路(由虚线6包围的部分)、以及使第1电位Vn稳定的第1电位控制电路10。半导体开关1是按照端子切换信号IN对共用端子ANT与多个高频端子RF1～RF6之间的连接进行切换的SP6T(Single-Pole6-Throw：单刀六掷)的开关。

开关部3按照从驱动电路4输出的控制信号，将共用端子ANT与多个高频端子RF1～RF6中的某一个连接。开关部3例如由设在SOI基板(由虚线2包围的部分)上的SOI构造的MOSFET构成。对于开关部3的结构及动作在图2、图3及图4中进行说明。

驱动电路4按照经由接口电路5输入的端子切换信号IN，生成对开关部3的连接进行切换的控制信号。驱动电路4例如由电平移位器构成。

对于驱动电路4，作为截断电位Voff供给第1电位Vn，作为导通电位Von供给正的电位。在此，截断电位Voff是控制信号的低电平的电位。截断电位Voff例如是施加在开关部3的各FET的栅极上而使各FET截断、而且即使重叠高频信号也能够充分维持截断的状态的电位。另外，导通电位Von是控制信号的高电平的电位。导通电位Von例如是施加在开关部3的各FET的栅极上而使各FET导通、而且使其导通电阻为充分小的值的电位。其中，在半导体开关1中，将电源电位Vdd作为导通电位Von经由高电位电源端子9供给至驱动电路4。

接口电路5对从外部输入的端子切换信号IN进行解码，并将解码的信号D1～D6向驱动电路4输出。其中，向接口电路5输入的端子切换信号IN是并行数据及串行数据中的哪一个皆可。对于驱动电路4及接口电路5的结构及动作，在图5、图6中进行说明。

电源电路6具备从电源电位Vdd生成负的第1电位Vn的第1电位生成电路7、以及生成对电源电位Vdd进行降压而成的第2电位Vdd1的第2电位生成电路11。第1电位Vn从设在SOI基板2上的电源电路6经由低电位电源端子9a供给至驱动电路4。第2电位Vdd1作为内部电路用的电源供给至第1电位控制电路10。其中，第2电位生成电路11例如是串联稳压器等恒压电源电路。另外，存在电源电位Vdd变动的情况或允许供给比内部电路的耐压还高的电源电位Vdd的情况等、需要对电源电位Vdd进行降压来生成一定的正电位的内部电源电路的情况。在这种情况下，第2电位生成电路11能够用作内部电源电路。另外，对于第1电位生成电路7的结构及动作，在图7中进行说明。

第1电位控制电路10被供给第2电位Vdd1以及第1电位Vn，基于内部的基准电位使第1电位Vn稳定，抑制由制造差异等引起的第1电位Vn的变动。其中，对于第1电位控制电路10的结构及动作，在图8中进行说明。

半导体开关1是根据端子切换信号IN对共用端子ANT与高频端子RF1～RF6之间的连接进行切换的SP6T(Single-Pole6-Throw：单刀六掷)的开关。另外，开关部3具有多端口，能够用于多模·多频带的无线设备等。其中，在以下的说明中，例示出SP6T开关来进行说明，但对于其他结构的开关也同样能够适用，也能够构成wPkT(w是自然数，k是2以上的自然数)开关。

接着，说明各部的结构及动作。

图2是例示第1实施方式中的开关部的电路图。

开关部3a是对共用端子ANT与多个高频端子RF1～RF6的端子间的连接进行切换的SP6T开关。在共用端子ANT与各高频端子RF1、RF2、RF3、RF4、RF5、RF6之间，分别连接有第1开关元件13a、13b、13c、13d、13e、13f。通过使第1开关元件13a、13b、13c、13d、13e、13f分别导通，共用端子ANT与各高频端子RF1、RF2、RF3、RF4、RF5、RF6之间导通。

在第1开关元件13a中，串联连接有n级(n为自然数)的直通FETT11、T12、……、T1n。向直通FETT11、T12、……、T1n的各栅极经由防高频泄漏用的电阻输入控制信号Con1a。第1开关元件13b、13c、13d、13e、13f分别与第1开关元件13a结构相同。向第1开关元件13b、13c、13d、13e、13f分别输入控制信号Con2a、Con3a、Con4a、Con5a、Con6a。

在各高频端子RF1、RF2、RF3、RF4、RF5、RF6与接地GND之间，分别连接有第2开关元件14a、14b、14c、14d、14e、14f。第2开关元件14a、14b、14c、14d、14e、14f在第1开关元件13a、13b、13c、13d、13e、13f分别截断时将流过各高频端子RF1、RF2、RF3、RF4、RF5、RF6的泄漏电流引出至接地GND，来改善各高频端子RF1、RF2、RF3、RF4、RF5、RF6间的隔离度(isolation)。

在第2开关元件14a中，串联连接有m级(m为自然数)的分流FETS11、S12、……、S1m。向分流FETS11、S12、……、S1m的各栅极经由防高频泄漏用的电阻输入控制信号Con1b。第2开关元件14b、14c、14d、14e、14f分别与第2开关元件14a结构相同。向第2开关元件14b、14c、14d、14e、14f分别输入控制信号Con2b、Con3b、Con4b、Con5b、Con6b。

例如，如果如下进行控制，则高频端子RF1与共用端子ANT之间导通。使高频端子RF1与共用端子ANT之间的第1开关元件13a导通，使高频端子RF1与接地GND之间的第2开关元件14a截断。即，使第1开关元件13a的各直通FETT11、T12、……、T1n全部导通，使第2开关元件14a的各分流FETS11、S12、……、S1m全部截断。

同时，使其他各高频端子RF2、RF3、RF4、RF5、RF6与共用端子ANT之间的第1开关元件13b、13c、13d、13e、13f全部截断，使其他各高频端子RF2、RF3、RF4、RF5、RF6与接地GND之间的第2开关元件14b、14c、14d、14e、14f全部导通。即，使第1开关元件13b、13c、13d、13e、13f的各直通FET全部截断，使第2开关元件14b、14c、14d、14e、14f的各分流FET全部导通。

在上述情况下，控制信号Con1a被设定为导通电位Von，控制信号Con2b、Con3b、Con4b、Con5b、Con6b被设定为导通电位Von，控制信号Con1b被设定为截断电位Voff，控制信号Con2a、Con3a、Con4a、Con5a、Con6a被设定截断电位Voff。

如上所述，导通电位Von是使各FET成为导通状态、而且使其导通电阻成为充分小的值的电位。截断电位Voff是使各FET成为截断状态、而且即使重叠RF信号也能够充分维持截断状态的电位。

如果导通电位Von比期望的电位(例如2.4V)低，则导通状态的FET的导通电阻变高，***损耗(insertionloss)恶化，并且在导通状态的FET中发生的失真(导通失真)增大。

另外，如果截断电位Voff比期望的电位高，则最大允许输入功率下降，并且规定输入时在截断状态的FET中产生的失真(截断失真)增大。但是，如果截断电位Voff在负侧过大，截断失真也会恶化。截断电位Voff存在最佳点。

在半导体开关1这样的多端口开关中，导通状态的第1开关元件为一个，与此相对，截断状态的第1开关元件存在(端口数-1)个，因此截断失真成为问题。例如，在GSM(GlobalSystemforMobilecommunications：全球移动通信***)方式中，输入功率的允许最大值为35dBm这么大，抑制此时的谐波失真是很重要的。作为谐波失真的规定值，例如要求为-80dBc以下。

图3是例示第1实施方式中的开关部的三次谐波失真的截断电位Voff依赖性的特性图。

在图3中，表示输入功率Pin为35dBm且频率为900MHz时、即GSM方式中的最大输入功率时的三次谐波失真的截断电位Voff依赖性。其中，开关部3a的直通FET以及分流FET的级数为n＝m＝16级。

在截断电位Voff为-1.4V时，三次谐波失真为最小值(-81dBc)。如果截断电位Voff从最佳值发生变动，则三次谐波失真等截断失真发生恶化。因此，电源电路6需要生成最佳值的截断电位Voff作为第1电位Vn。其中，在UMTS(UniversalMobileTelecommunicationsSystem：全球移动通讯***)方式等、输入功率较低时，三次谐波失真成为最低的截断电位Voff向正侧移动。

图4是例示改变输入功率Pin时的三次谐波失真的截断电位Voff依赖性的特性图。

如图4所示，如果逐步缩小输入功率Pin，则三次谐波失真成为最小的截断电位Voff向正侧、即电位高的一侧逐步移动。例如，UMTS方式中的最大输入功率时的三次谐波失真在截断电位Voff为-0.8V时成为最小。

图5是例示第1实施方式中的接口电路以及驱动电路的电路图。

如图5所示，接口电路5a对输入的端子切换信号IN进行解码。在半导体开关1中，具备SP6T的开关部3。因此，接口电路5a对3比特的端子切换信号IN进行解码。在此，端子切换信号IN从LSB侧由IN1、IN2、IN3这3比特构成。另外，接口电路5a输出6比特的信号D1(LSB)、D2、D3、D4、D5、D6(MSB)。由接口电路5a解码的信号(解码信号)D1～D6输入驱动电路4。

其中，在作为端子切换信号IN输入6比特的信号的情况下、或者开关部3的端子数为两个的情况下，不需要接口电路5a。另外，在图5中，例示了端子切换信号IN为并行信号的情况下的结构，但对于串行信号的情况也可以同样构成。

其中，向接口电路5a供给电源电位Vdd。但是，根据端子切换信号IN的逻辑电平的电位，也可以向接口电路5a供给第2电位Vdd1来作为电源电位。

驱动电路4由六个电平移位电路12a～12f构成。如图1所示，驱动电路4的高电位电源端子9与电源端子8。因此，向驱动电路4经由高电位电源端子9供给电源电位Vdd来作为正的电位。另外，向驱动电路4经由低电位电源端子9a供给负的第1电位Vn。

电平移位电路12a～12f输入解码信号D1～D6，将高电平(highlevel)电平移位(levelshift)到电源电位Vdd(第3电位)，并将低电平电平移位到第1电位Vn，作为控制信号Con1a～Con6a、Con1b～Con6b输出。

电平移位电路12a输入作为解码信号D1～D6的LSB的信号D1，输出控制信号Con1a、Con1b。电平移位电路12b～12f分别输入解码信号D1～D6的1比特，输出控制信号Con2a、Con2b～Con6a、Con6b。

图6是例示电平移位电路的电路图。

在图6中，例示出构成驱动电路4的电平移位电路12a。构成驱动电路4的其他电平移位电路12b～12f与电平移位电路12a结构相同。

在电平移位电路12a中，CMOS(complementarymetaloxidesemiconductor：互补金属氧化物半导体)的反相器(inverter)15生成作为解码信号的LSB的信号D1的反相信号D1-。信号D1、D1-作为差动信号，输入至一对N沟道型MOSFET(以下称为NMOS)N11、N12和一对P沟道型MOSFET(以下称为PMOS)P11、P12。

向PMOSP11、P12的栅极分别输入信号D1-、D1。向PMOSP11、P12的各自的源极经由高电位电源端子9供给电源电位Vdd。

另外，PMOSP11的漏极与NMOSN11的漏极连接。从PMOSP11的漏极以及NMOSN11的漏极，输出控制信号Con1a。PMOSP12的漏极与NMOSN12的漏极连接。从PMOSP12的漏极以及NMOSN12的漏极，输出控制信号Con1b。控制信号Con1a、Con1b作为差动信号从电平移位电路12a输出。

NMOSN11、N12的源极分别与低电位电源端子9a连接。NMOSN11的栅极与NMOSN12的漏极连接。NMOSN12的栅极与NMOSN11的漏极连接。

控制信号Con1a被供给到第1开关元件13a的直通FET的各栅极。控制信号Con1b被供给到第2开关元件14a的分流FET的各栅极。各栅极对应于端子切换信号IN(IN1～IN3)，成为导通电位Von或者截断电位Voff。

例如，如果信号D1成为低电平(0V)，则控制信号Con1b的电位与电源电位Vdd相等(例如2.4V)，控制信号Con1a的电位与第1电位Vn相等(例如-1.5V)。电平移位电路12a输出电源电位Vdd(例如2.4V)作为导通电位Von，输出第1电位Vn(例如-1.5V)作为截断电位Voff。

其中，作为电平移位电路12a，只要能够将高电平为电源电位Vdd且低电平为0V的解码信号D1、D1-电平移位到高电平为电源电位Vdd且低电平为第1电位Vn的控制信号Con1a、Con1b即可。电平移位电路12a也可以不是图6所示的结构，也可以是其他结构。对于电平移位电路12b～12f也是同样的。

图7是例示第1实施方式中的电源电路的第1电位生成电路的电路图。

如图7所示，第1电位生成电路7由振荡电路16、电荷泵17、低通滤波器18构成。

振荡电路16由通过奇数级的反相器构成的环形振荡器41、输出缓冲器42和偏压电路43构成，输出差动时钟信号CK、CK-。

偏压电路43向环形振荡器41以及输出缓冲器42供给偏压。偏压电路43的电阻R2规定了流过环形振荡器41以及输出缓冲器42的电流。

电荷泵17具有串联连接的三个二极管、以及一端连接在各二极管之间的两个电容器。串联连接的三个二极管的阴极侧与接地GND连接，阳极侧与低通滤波器18连接。向各电容器的另一端从振荡电路16交替供给差动时钟信号CK、CK-。

通过由差动时钟信号CK、CK-引起的电荷的积蓄、移动，在电荷泵17中生成负的电压。低通滤波器18由电阻和电容器构成，去除电荷泵17的输出的噪声。与低电位电源端子9a连接的低通滤波器18的输出电容器Cn的相对于接地GND的端子电压为第1电位Vn。

其中，在本实施方式中，例示了第1电位生成电路7与电源端子8连接并供给电源电位Vdd的结构，但也可以供给内部的电源电位、例如第2电位Vdd1。对于以下说明的其他实施方式也是同样的。

另外，说明了生成负的第1电位Vn的第1电位生成电路7，但同样也可以构成生成比电源电位Vdd高的正的电位的电位生成电路。

图8是例示第1实施方式中的第1电位控制电路的电路图。

第1电位控制电路10由分割第1电位Vn与第2电位Vdd1的电位差并作为电位V1来输出的分割电路(由虚线20包围的部分)、以及控制第1电位Vn以使电位V1与基准电位Vref的电位差的大小(绝对值)变小的放大电路21构成。

分割电路20由串联连接的分割元件B1、B2构成。向分割元件B1的一端供给第2电位Vdd1，分割元件B1的另一端与分割元件B2的一端连接，分割元件B2的另一端与低电位电源端子9a连接。在分割元件B1的另一端与分割元件B2的一端之间的连接点22，生成对第2电位Vdd1与第1电位Vn的电位差进行分割而成的电位V1。

放大电路21具有差动放大电路23和源极跟随器电路24，构成电流输出型的电压跟随器电路。

向差动放大电路23的反相输入端子(反転入力端子)(-)输入分割的电位V1，向同相输入端子(非反転入力端子)(+)输入接地电位0V作为基准电位Vref。差动放大电路23的输出被输入到源极跟随器电路24。另外，向差动放大电路23供给第2电位Vdd1和第1电位Vn作为电源电位。

源极跟随器电路24具有NMOSN1和二极管Di1、Di2。NMOSN1的栅极与差动放大电路23的输出连接，向漏极供给第2电位Vdd1，源极与二极管Di1的阳极连接。二极管Di1的阴极与二极管Di2的阳极连接，二极管Di2的阴极与低电位电源端子9a连接。源极跟随器电路24成为与低电位电源端子9a连接的以第1电位生成电路7以及驱动电路4作为负载的源极跟随器。而且，作为源极跟随器电路24的输出电位的第1电位Vn经由分割元件B2反馈回放大电路21的反相输入端子(-)。

因此，第1电位控制电路10作为电流输出型的电压跟随器电路动作，如果将分割元件B1、B2的阻抗分别设为B1、B2，则将低电位电源端子9a的第1电位Vn控制为Vn＝-(B2/B1)×Vdd1。例如，如果第2电位Vdd1为1.4V，且设分割元件B1、B2的阻抗为B1＝B2，则第1电位Vn为-1.4V。另外，二极管Di1、Di2通过将NMOSN1的源极电位向正侧进行电平移位，从而将NMOSN1的栅极电位、即差动放大电路23的输出电位向接地电位0V附近进行电平移位。结果，与没有二极管Di1、Di2的情况相比，能够扩大第1电位Vn的控制范围。

如果设分割元件B1、B2为线形电阻元件且同时受到制造工艺的差异的影响，则阻抗之比B1/B2不受制造工艺的差异影响而成为一定。另外，如果设第2电位生成电路11为例如使用带隙基准电路的恒压电源电路，则第2电位Vdd1的变动变得极小。结果，能够抑制第1电位Vn受制造工艺的影响而引起的变动。

其中，在第1电位控制电路10中，例示了二极管Di1、Di2为2级的结构，但按照第1电位Vn、第2电位Vdd1、NMOSN1的阈值电压的各值，设定级数以使差动放大电路23的输出电位为接地电位0V附近。另外，作为二极管Di1、Di2，例如能够使用PN接合二极管、FET的二极管接法。

接着说明比较例。

图9是比较例的钳位电路的电路图。

钳位电路19由二极管接法(diode-connected)的两个NMOS构成，连接在低电位电源端子9a与接地之间，基于NMOS的阈值电压对第1电位Vn进行钳位。例如，在GSM方式中，通过设定为第1电位Vn＝-1.4V，能够使三次谐波失真最低，因此将NMOS的阈值电压设定为0.7V。但是，由于制造工艺的差异等的影响而NMOS的阈值电压等存在差异，因此在使用钳位电路19的情况下，第1电位Vn的钳位电位发生变动。在钳位电路19中，由2级的串联连接的NMOS构成，因此以各NMOS的阈值电压的差异的2倍的电压量发生差异。例如，如果设阈值电压的差异为±0.1V，则第1电位Vn的差异为±0.2V左右，由图3可知，三次谐波失真恶化2dB左右。

与此相对，在本实施方式中，第1电位控制电路10的放大电路21控制第1电位Vn，以使放大电路21分割第1电位Vn与第2电位Vdd1的电位差而得到的电位V1与基准电位Vref的电位差的大小变小。结果，由制造工艺的差异的影响引起的第1电位Vn的变动得到抑制，能够抑制三次谐波失真的恶化。

另外，在本实施方式中，第1电位控制电路10的基准电位Vref为接地电位0V，因此不需要带隙基准电路等生成基准电位Vref的电路。结果，能够抑制耗电的增加。

接着，说明第2实施方式。

图10是例示第2实施方式中的第1电位控制电路的电路图。

如图10所示，本实施方式与上述的第1实施方式相比，第1电位控制电路的结构不同。即，在本实施方式中，替代上述的第1实施方式中的第1电位控制电路10，而设有第1电位控制电路10a。本实施方式所涉及的半导体开关1a的除了第1电位控制电路10a以外的结构与第1实施方式所涉及的半导体开关1相同。

第1电位控制电路10a与第1实施方式中的第1电位控制电路10相比，分割电路20和放大电路21及差动放大电路23的结构不同。即，在第1电位控制电路10a中，替代分割电路20而设有分割电路(由虚线20a包围的部分)。另外，替代差动放大电路23而设有差动放大电路(由虚线23a包围的部分)，放大电路21a由差动放大电路23a和源极跟随器电路24构成。

分割电路20a具有由电阻R21和第1晶体管N5构成的分割元件B1a、以及由电阻R22和第1晶体管N6构成的分割元件B2a。第1晶体管N5的栅极和漏极与电阻R21的一端连接，在电阻R21的另一端上供给第2电位Vdd1。另外，第1晶体管N5的源极与电阻R22的一端连接，电阻R22的另一端与第1晶体管N6的栅极以及漏极连接。第1晶体管N6的源极与低电位电源端子9a连接。在第1晶体管N5的源极与电阻R22的一端的连接点22上，输出对第2电位Vdd1与第1电位Vn的电位差进行分割而成的电位V1。

其中，电阻R21、R22为同种的电阻，电阻R21的电阻值设定为与电阻R22的电阻值相等。另外，第1晶体管N6为NMOS，第1晶体管N5、N6设定为阈值电压等的元件常数相同。结果，电位V1成为将第1电位Vn与第2电位Vdd1的电位差等分而得到的值。

差动放大电路23a具有由NMOSN2、N3构成的差动对、以及由PMOSP1、P2构成的电流镜。另外，第2晶体管N4是与分割电路20的第1晶体管N6构成电流镜的NMOS，向NMOSN2、N3的差动对供给恒定电流。

即，向PMOSP1的源极供给第2电位Vdd1，栅极与PMOSP2的栅极连接，漏极与NMOSN2的漏极连接。向PMOSP2的源极供给第2电位Vdd1，栅极与PMOSP2的漏极以及NMOSN3的漏极连接。NMOSN2的源极和NMOSN3的源极与第2晶体管N4的漏极连接。NMOSN2的栅极与连接点22连接，向NMOSN2的栅极输入由分割电路20a分割而得到的电位V1。另外，向NMOSN3的栅极，作为基准电位Vref输入接地电位0V。第2晶体管N4的栅极与分割电路20a的第1晶体管N6的漏极连接，源极与低电位电源端子9a连接。

差动放大电路23a对电位V1与基准电位Vref(＝0)的电位差进行放大，并向NMOSN2的漏极输出。差动放大电路23a的输出、即NMOSN2的漏极电位向源极跟随器电路24输入。

第1电位控制电路10a作为电流输出型的电压跟随器电路动作，由于分割元件B1a、B2a的阻抗相等，因此将低电位电源端子9a的第1电位Vn控制为Vn＝-Vdd1。

其中，第2电位Vdd1优选与使三次谐波失真最低的第1电位Vn的绝对值相等。例如，如果将第2电位Vdd1设定为1.4V，则第1电位Vn为-1.4V，成为对GSM方式最佳的值。

在本实施方式中，使用分割电路20a作为放大电路21a的偏压电路，与第1晶体管N6构成电流镜的第2晶体管N4在放大电路21a中生成恒定电流。结果，无需另外设置偏压电路，所需的布局面积变小，并且能够减少第1电位生成电路7中流过的偏压电流。

第1电位控制电路10a为了使第1电位Vn稳定而常时动作，在第2电位生成电路11以及第1电位生成电路7流过电流。例如使用电荷泵的第1电位生成电路的电流供给能力低，即使是偏压电流也有可能成为负担。但是，第1电位控制电路10a能够减少第1电位生成电路7中流过的偏压电流，因此能够减少消耗电流的增大和产生噪声的可能性。

另外，如果减小分割元件B1a、B2a的阻抗来加快针对第1电位Vn的变动的响应，则偏压电流增加，而第1电位生成电路7的负担增加。但是，在本实施方式中，在分割电路20a的分割元件B1a、B2a中分别设有第1晶体管N5、N6，因此能够降低电阻R21、R22各自两端的电压。结果，能够减少分割电路20a的消耗电流，例如能够成为1μA左右，不对第1电位生成电路7的电荷泵17造成负担。

关于上述以外的效果，与第1实施方式相同。

接着说明第3实施方式。

图11是例示第3实施方式所涉及的半导体开关的模块图。

图12是例示第3实施方式中的第1电位控制电路的电路图。

本实施方式与上述的第1以及第2实施方式相比，第1电位控制电路的结构不同。即，在本实施方式中，替代上述的第2实施方式中的第1电位控制电路10a，而设有第1电位控制电路10b。本实施方式所涉及的半导体开关1b的除了第1电位控制电路10b以外的结构与第2实施方式所涉及的半导体开关1a相同。其中，高频端子RF1～RF4分别设定为GSM方式，高频端子RF5、RF6分别设定为UMTS方式。

第1电位控制电路10b与第2实施方式中的第1电位控制电路10a相比，放大电路21a、源极跟随器电路24的结构不同。即，在第1电位控制电路10b中，替代源极跟随器电路24而设有源极跟随器电路(由虚线24a包围的部分)，放大电路21b由差动放大电路23a和源极跟随器电路24a构成。

另外，第1电位控制电路10b中追加了基准电位生成电路(由虚线25包围的部分)。向基准电位生成电路25通过接口电路5输入对端子切换信号IN进行解码而得到的信号D5、D6。

源极跟随器电路24a与第2实施方式中的源极跟随器电路24相比，在去除了二极管Di2这一点上不同。即，在源极跟随器电路24a中，电平移位用的二极管Di1连接在NMOSN1的源极与低电位电源端子9a之间。第1电位控制电路10b由于是基准电位Vref按照端子切换信号IN而变化的结构，因此由电平移位用的二极管Di1构成。

基准电位生成电路25具有生成解码信号D5、D6的逻辑和的逻辑和电路(OR)26、以及分割OR26的输出电位来生成基准电位Vref的分割电阻R23、R24。其中，分割电阻R23、R24是同种的电阻，分割比不受由制造工艺的差异或温度引起的电阻值的变动的影响。

向OR26供给第2电位Vdd1和接地电位0V作为电源电位。OR26在解码信号D5、D6中的至少一个为高电平时、即选择了UMTS方式的高频端子RF5或者RF6时，输出第2电位Vdd1作为高电平。此时，分割电阻R23、R24将分割第2电位Vdd1而得到的电位作为基准电位Vref输出。第2电位Vdd1被稳定为恒压，因此基准电位Vref不受由制造工艺的差异或温度引起的影响。

另外，在解码信号D5、D6都为低电平时、即选择了GSM方式的高频端子RF1～RF4时，OR26输出接地电位0V作为低电平。此时，分割电阻R23、R24输出接地电位0V作为基准电位Vref。

第1电位Vn为Vn＝-Vdd1+2×Vref。例如，如果与上述同样设第2电位Vdd1为1.4V，则在基准电位Vref为0.3V时，第1电位Vn成为对UMTS方式最佳的-0.8V。另外，在基准电位Vref为接地电位0V时，第1电位Vn成为-1.4V。

因此，在选择了GSM方式的高频端子RF1～RF4时，第1电位Vn成为-1.4V，在选择了UMTS方式的高频端子RF5、RF6时，第1电位Vn成为-0.8V。

在本实施方式中，按照端子切换信号IN，将第1电位Vn设定为高频信号的通信方式的最佳值。结果，能够抑制三次谐波失真的增加而改善高频特性。

关于上述以外的效果，与第1实施方式相同。

接着说明第4实施方式。

图13是例示第4实施方式所涉及的半导体开关的模块图。

如图13所示，第4实施方式与第1实施方式相比，接口电路5和电源电路6、以及第1电位控制电路10的结构不同。即，在第4实施方式中，替代第1实施方式中的接口电路5、电源电路6和第1电位控制电路10，分别设有接口电路5b、电源电路(由虚线6a包围的部分)和第1电位控制电路10c。关于开关部3以及驱动电路4，与第1实施方式相同。

半导体开关1c具有与第1～第3实施方式同样动作的通常的动作模式的功能、以及电源电路6a的供给第1电位Vn的电流供给能力比通常的动作模式小的睡眠模式的功能。

图14是例示第4实施方式中的接口电路的电路图。

如图14所示，接口电路5b对从外部输入的端子切换信号IN进行解码，将解码而得到的信号D1～D6向驱动电路4输出，将模式信号En向第1电位控制电路10c和电源电路6a输出。信号D1～D6与第1实施方式相同，是对开关部3中的共用端子ANT与多个高频端子RF1～RF6之间的连接进行切换的信号。模式信号En是将半导体开关1c切换为通常的动作模式或者睡眠模式的信号，在动作模式时为高电平，在睡眠模式时为低电平。

其中，接口电路5b从3比特的端子切换信号IN中解码出切换为动作模式或者睡眠模式的模式信号En，但也可以输入与端子切换信号IN独立的1比特的模式信号En。另外，作为接口电路5b，例示了端子切换信号IN为并行信号的情况下的结构，但对于串行信号的情况也能够同样构成。

另外，向接口电路5b供给电源电位Vdd。但是，根据端子切换信号IN的电位，也可以向接口电路5b供给第2电位Vdd1作为电源电位。

电源电路6a具备从电源电位Vdd生成负的第1电位Vn的第1电位生成电路7a、以及生成对电源电位Vdd进行降压而得到的第2电位Vdd1的第2电位生成电路11。第1电位Vn从设在SOI基板2上的电源电路6a经由低电位电源端子9a供给至驱动电路4。第2电位Vdd1作为内部电路用的电源供给至第1电位控制电路10c。其中，第2电位生成电路11与第1实施方式相同。

图15是例示第4实施方式中的第1电位生成电路的电路图。

第1电位生成电路7a与第1实施方式中的第1电位生成电路7相比，替代具有偏压电路43的振荡电路16，而设有具有偏压电路43a的振荡电路16a。关于电荷泵17、低通滤波器18、环形振荡器41、输出缓冲器42，与第1实施方式相同。

偏压电路43a在输入由接口电路5a解码的模式信号En而模式信号En为高电平时、即通常的动作模式时，向环形振荡器41以及输出缓冲器42供给偏压。另外，在模式信号En为低电平时、即睡眠模式时，截断偏压电流，停止环形振荡器41的振荡。其中，偏压电路43a的电阻R2规定动作模式的环形振荡器41以及输出缓冲器42中流过的电流。

第1电位生成电路7a在睡眠模式时，由于振荡电路16a停止振荡，因此电荷泵17停止动作，不生成第1电位Vn。结果，第1电位生成电路7a的耗电得到抑制。另外，低通滤波器18的输出电容器Cn被充电为第1电位Vn。结果，如果低电位电源端子9a与接地之间流过泄漏电流，则输出电容器Cn放电，第1电位Vn上升，接近接地电位。

图16是例示第4实施方式中的第1电位控制电路的电路图。

如图16所示，第1电位控制电路10c与第2实施方式中的第1电位控制电路10a相比，与分割电路20a和放大电路21a的结构不同。即，在第1电位控制电路10c中，替代分割电路20a，而设有在睡眠模式时截断电流的分割电路(由虚线20b包围的部分)。另外，替代放大电路21a，而设有追加了在睡眠模式时截断差动放大电路23a以及源极跟随器电路24的电流的截断晶体管(遮断トランジスタ)P3的放大电路21b。

向截断晶体管P3的栅极，输入由反相器将模式信号En反相而得到的信号En-。

在分割电路20b中，替代分割电路20a的分割元件B1a、B2a，而分别设有分割元件B1b、B2b。另外，分割元件B1b、B2b通过对分割元件B1a、B2a分别追加了截断晶体管P4、PMOSP5而构成。

截断晶体管P4串联***在分割元件B1b中。向截断晶体管P4的栅极，输入由反相器将模式信号En反相而得到的信号En-。PMOSP5串联***在分割元件B2b中。向PMOSP5的栅极供给第1电位Vn。其中，截断晶体管P3、P4是PMOS，PMOSP5是与截断晶体管P3、P4具有电气特性一致的成对性(ペア性)的元件。PMOSP5为了使分割元件B1b、B2b的阻抗相等而设置。

在模式信号En为高电平时、即通常的动作模式时，截断晶体管P3、P4导通。另外，如果第1电位生成电路7a生成第1电位Vn，则PMOSP5导通。结果，在具有第1晶体管N6的分割电路20b中流过电流，在分割元件B1b、B2b的连接点，输出分割第2电位Vdd1与第1电位Vn的电位差而得到的电位V1。另外，在具有第2晶体管N4的放大电路21b流过电流，第1电位Vn相对于基准电位Vref(＝0)，稳定为Vn＝-Vdd1。

另外，在模式信号En为低电平时、即睡眠模式时，截断晶体管P3、P4截断。结果，具有第1晶体管N6的分割电路20b的电流和具有第2晶体管N4的放大电路21b的电流分别被截断。即，第1电位控制电路10c中第2电位Vdd1的供给被截断，在低电位电源端子9a与第1电位控制电路10c之间，成为高阻抗状态，泄漏电流得到抑制。

在本实施方式中，在睡眠模式时，第1电位生成电路7a的振荡电路16a停止振荡而停止第1电位Vn的生成。结果，能够减少耗电。另外，在本实施方式中，在睡眠模式时，第1电位控制电路10c中第2电位Vdd1的供给被截断，与低电位电源端子9a连接的第1电位控制电路10c成为高阻抗状态。结果，泄漏电流得到抑制，第1电位Vn被输出电容器Cn维持为紧前的动作模式中的电位值，能够使从睡眠模式切换为动作模式时第1电位Vn达到恒定值(定常值)所需的时间(唤醒时间)大致为零。

另外，本实施方式中的通常的动作模式的动作与第2实施方式相同，上述以外的本实施方式的效果与第2实施方式相同。

接着说明第5实施方式。

图17是例示第5实施方式中的第1电位生成电路的振荡电路的电路图。

如图17所示，第5实施方式与第4实施方式相比，第1电位生成电路7a的振荡电路16a的结构不同。即，在振荡电路16b中，替代振荡电路16a的偏压电路43a，而设有偏压电路43b。此外，第5实施方式与第4实施方式相同。

偏压电路43b是在偏压电路43a中追加了电阻值比电阻R2大的电阻R1。偏压电路43b按照模式信号En，在通常的动作模式与睡眠模式下切换环形振荡器41以及输出缓冲器42的电流值。即，偏压电路43b在动作模式时，使由并联连接电阻R1、R2而成的合成电阻规定的电流流过环形振荡器41以及输出缓冲器42。另外，偏压电路43b在睡眠模式时，使由电阻R1规定的电流流过环形振荡器41以及输出缓冲器42。例如，使睡眠模式时的电流为通常的动作模式时的约1/10。结果，睡眠模式时的第1电位生成电路的电流供给能力比通常的动作模式时的电流供给能力小。

在本实施方式中，与在睡眠模式时第1电位生成电路停止动作的情况相比，睡眠模式中的耗电增加。但是，本实施方式能够针对第1电位控制电路10c成为高阻抗状态时也稍稍残留的低电位电源端子9a的泄漏电流(泄漏通路)，补偿第1电位Vn的下降。即，即使经过极长的时间、例如1s，也能够补偿由泄漏电流引起的输出电容器Cn的放电。结果，能够缩短在长时间设为睡眠模式后切换为动作模式的情况下的唤醒时间，并使其大致为零。

另外，本实施方式中的通常的动作模式的动作与第2实施方式相同，上述以外的本实施方式的效果与第2实施方式相同。

接着说明第6实施方式。

图18是例示第6实施方式中的第1电位生成电路的振荡电路的电路图。

如图18所示，第6实施方式与第4实施方式相比，第1电位生成电路7a的振荡电路16a的结构不同。即，振荡电路16c替代振荡电路16a的输出缓冲器42而设有输出缓冲器42a，进而追加了在睡眠模式时将输出缓冲器42a的输入保持为高电平的电位保持电路44。此外，第6实施方式与第4实施方式相同。

输出缓冲器42a与振荡电路16a的输出缓冲器42相比，不同点在于是不通过偏压电路43a控制电流的电源直连型。即，输出缓冲器42由能够以偏压电路43a控制电流的电流控制型构成。与此相对，本实施方式中的输出缓冲器42a由电源直连型构成，因此电流供给能力高，能够缩短从接通电源开始到第1电位Vn达到恒定值为止的时间(启动时间)。

电位保持电路44在睡眠模式时对输出缓冲器42a的输入进行上拉(pullup)。环形振荡器41的输出在睡眠模式时成为高阻抗状态而输出电位不定，因此通过电位保持电路44使输出缓冲器42a的输入稳定。结果，输出缓冲器42a的输入固定为高电平，防止了贯通电流流过输出缓冲器42a。其中，本实施方式中的电位保持电路44是PMOS，向栅极输入模式信号En。但是，电位保持电路只要能够在睡眠模式时将输出缓冲器42a的输入固定为高电平或者低电平即可，也可以由NMOS等进行下拉。另外，本实施方式中的振荡电路16c例示了具有偏压电路43a的结构。但是，也可以替代偏压电路43a而设置偏压电路43b。

关于本实施方式的上述以外的效果，与第2实施方式相同。

接着，说明第7实施方式。

图19是例示第7实施方式所涉及的半导体开关的模块图。

如图19所示，第7实施方式与第4实施方式相比，驱动电路4以及电源电路6a的结构不同，另外，追加了第2电位控制电路28这一点不同。即，在第7实施方式中，替代驱动电路4以及电源电路6a，分别设有驱动电路4a以及电源电路(由虚线6b包围的部分)。开关部3、接口电路5b与第4实施方式相同。

半导体开关1d具有通常的动作模式的功能、以及电源电路6b中的供给第1电位Vn及第3电位Vp的电流供给能力比通常的动作模式小的睡眠模式的功能。

驱动电路4a与第1实施方式中的驱动电路4相比，不同点在于向高电位电源端子9供给第3电位Vp作为正的电源电位。

图20是例示电平移位电路的其他电路图。

如图20所示，向电平移位电路45经由高电位电源端子9供给正的第3电位Vp，经由低电位电源端子9a供给负的第1电位Vn。驱动电路4a例如由电路与电平移位电路45相同的六个电平移位电路构成，分别输入解码信号D1～D6，并输出控制信号Con1a、Con1b～Con6a、Con6b。

电平移位电路45具有第1电平移位电路46和第2电平移位电路47。第1电平移位电路46具有一对NMOSN11、N12和一对PMOSP11、P12。第2电平移位电路47具有一对PMOSP21、P22和一对NMOSN23，N24。

NMOSN11、N12的源极分别与接地连接。向NMOSN11的栅极输入解码信号D1。向NMOSN12的栅极，经由反相器15输入将解码信号D1反相而得到的信号D1-。

NMOSN11、N12的漏极分别与PMOSP11、P12的漏极连接。向PMOSP11、P12G各自的源极经由高电位电源端子9供给第3电位Vp。PMOSP11的栅极与PMOSP12的漏极连接，它们与第1电平移位电路46的差动输出的一方的引线OUT1B连接。PMOSP12的栅极与PMOSP11的漏极连接，它们与第1电平移位电路46的差动输出的另一方的引线OUT1A连接。

上述引线OUT1A、OUT1B分别与第2电平移位电路47的PMOSP21、P22的栅极连接。第1电平移位电路46的输出经由引线OUT1A、OUT1B向第2电平移位电路47输入。向PMOSP21、P22各自的源极，经由高电位电源端子9供给第1电位Vp。

PMOSP21的漏极与NMOSN23的漏极连接，从它们的连接节点，输出控制信号Con1a。PMOSP22的漏极与NMOSN24的漏极连接，从它们的连接节点，输出控制信号Con1b。作为控制信号Con1a、Con1b的高电平的电位将导通电位Von供给至开关部3的直通FET、分流FET的栅极，作为低电平的电位将截断电位Voff供给至开关部3的直通FET、分流FET的栅极。

第1电平移位电路46将输入的高电平为Vdd1且低电平为0V的解码信号D1输出为高电平为第3电位Vp且低电平为0V(接地电位)的差动信号。即，将高电平的电位变换为第3电位Vp。另外，第2电平移位电路47将其输出电平作为高电平为第3电位Vp且低电平为第1电位Vn的差动信号来输出。即将低电平的电位变换为第1电位Vn。

电平移位电路45将输入的高电平为Vdd1且低电平为0V的解码信号D1输出为高电平为第3电位Vp且低电平为第1电位Vn的差动信号。即，将输入的高电平以及低电平的电位分别变换为第3电位Vp、第1电位Vn。

其中，作为电平移位电路45，只要将高电平为Vdd1且低电平为0V的解码信号D1电平移位为高电平为第3电位Vp且低电平为第1电位Vn的控制信号Con1a、Con1b即可。电平移位电路45也可以不是图20所示的结构，也可以是其他结构。关于对解码信号D2～D6进行电平移位来输出控制信号Con2a、Con2b～Con6a、Con6b的其他电平移位电路也是同样的。

图21是例示第7实施方式中的第3电位生成电路的电路图。

如图21所示，第3电位生成电路27具有电荷泵17a、低通滤波器18a。低通滤波器18a与第4实施方式中的第1电位生成电路7a的低通滤波器18相同。

电荷泵17a与第1电位生成电路7a的电荷泵17相比二极管的朝向和数量不同。即，电荷泵17a具有串联连接的五个二极管、以及一端连接在各二极管之间的四个电容器。串联连接的五个二极管的阳极侧接地，阴极侧与低通滤波器18a连接。向各电容器的另一端，从振荡电路16a交替供给差动时钟信号CK、CK-。其中，二极管以及电容器的数量能够根据生成的电位而设为任意数量。

与第1电位生成电路7a相同，通过由差动时钟信号CK、CK-引起的电荷的积蓄、移动，在电荷泵17a中生成正的电位。低通滤波器18a由电阻和电容器构成，去除电荷泵17a的输出的噪声。与高电位电源端子9连接的低通滤波器18a的输出电容器Cp的相对于接地的端子电压成为第3电位Vp。从电源端子8供给的电源电位Vdd例如为2.3V，第3电位Vp例如为3.4V。

向第3电位生成电路27，输入由第1电位生成电路7a的振荡电路16c生成的时钟信号CK、CK-，因此在睡眠模式时，第3电位生成电路27停止第3电位Vp的生成。

图22是例示第7实施方式中的第2电位控制电路的电路图。

如图22所示，第2电位控制电路28具有分割第3电位Vp的分割电路48、控制高电位电源端子9与接地之间的电流的电流控制电路49、放大电路60。

分割电路48经由截断晶体管N36连接在高电位电源端子9与接地之间，具有电阻R31～33、二极管Di31～Di33和截断晶体管N36。将串联连接的电阻和二极管作为一个单元，多个单元与截断晶体管N36串联连接。即，串联连接的电阻R31和二极管Di31、串联连接的电阻R32和二极管Di32、串联连接的电阻R33和二极管Di33这三个单元和截断晶体管N36连接在高电位电源端子9与接地之间。电阻R33和二极管Di33的单元的电位为分割第3电位Vp而得到的电位，输入放大电路60的同相输入端子。其中，电阻R31～R33的各电阻值设定为相等，二极管Di31～Di33的电气特性一致。

电流控制电路49经由截断晶体管N35连接在高电位电源端子9与接地GND之间，具有NMOSN31～N34。NMOSN31～N33分别采用二极管接法，另外相互串联连接。NMOSN34连接在串联连接的NMOSN31～N33与截断晶体管N35之间。NMOSN34的栅极与放大电路60的输出连接，NMOSN1的电流由放大电路60控制。向放大电路60的反相输入端子输入基准电位Vref。

向截断晶体管N35、N36的栅极输入模式信号En。在通常的动作模式时、即模式信号En为高电平时，截断晶体管N35、N36导通。

因此，在动作模式时，放大电路60控制NMOSN34的栅极电位来控制电流控制电路49中流过的电流，以使对输入同相输入端子的第3电位Vp进行分割而得到的电位与基准电位Vref相等。结果，第3电位Vp稳定为Vp＝3×Vref。例如，在基准电位Vref为1.14V时，第3电位Vp为3.42V。其中，截断晶体管N35、N36的导通电阻与电阻R31～R33的电阻值相比充分小。

另外，在睡眠模式时、即模式信号En为低电平时，截断晶体管N35、N36截断，与高电位电源端子9连接的第2电位控制电路28成为高阻抗状态。结果，经由第2电位控制电路28从高电位电源端子9流向接地的电流被截断，高电位电源端子9的泄漏电流得到抑制。

另外，如上所述，在睡眠模式时，与低电位电源端子9a连接的第1电位控制电路10c成为高阻抗状态。结果，经由第1电位控制电路10c从接地流向低电位电源端子9a的电流被截断，低电位电源端子9a的泄漏电流得到抑制。

像这样，在本实施方式中，在睡眠模式时，第1电位生成电路7a的振荡电路16a停止振荡而停止第1电位Vn以及第3电位Vp的生成。结果，能够减少耗电。另外，在本实施方式中，在睡眠模式时，与低电位电源端子9a连接的第1电位控制电路10c和与高电位电源端子9连接的第2电位控制电路28成为高阻抗状态，低电位电源端子9a和高电位电源端子9的泄漏电流得到抑制。结果，第1电位Vn以及第3电位Vp分别由输出电容器Cn、Cp维持为紧前的动作模式中的电位值，能够使从睡眠模式切换为动作模式时第1电位Vn以及第3电位Vp达到恒定值所需的时间(唤醒时间)大致为零。

另外，在本实施方式中，将比从电源端子8供给的正的电源电位Vdd高的第3电位Vp向高电位电源端子9供给，因此能够减少开关部3的***损耗。

本实施方式中的上述以外的通常的动作模式的动作与第4实施方式相同，上述以外的本实施方式的效果与第4实施方式相同。

其中，在本实施方式中，例示了使用第4实施方式中的振荡电路16a的结构，但也可以替代振荡电路16a而设置第5实施方式中的振荡电路16b、或者第6实施方式中的振荡电路16c。

接着说明第8实施方式。

图23是例示第8实施方式所涉及的半导体开关的模块图。

如图23所示，第8实施方式与第7实施方式相比，不同点在于追加了电源接通检测电路29。开关部3、驱动电路4a、接口电路5b、电源电路6b、第1电位控制电路10c以及第2电位控制电路28与第7实施方式相同。

半导体开关1e具有通常的动作模式的功能、以及电源电路6b中的供给第1电位Vn以及第3电位Vp的电流供给能力比通常的动作模式小的睡眠模式的功能。

电源接通检测电路29是如下电路：输入由第2电位生成电路11生成的第2电位Vdd1并对电源接通进行检测，输出在电源接通时掩蔽(mask)了模式信号En的输出信号S1。电源接通检测电路29的输出信号S1作为第1电位控制电路10c以及第2电位控制电路28的模式信号En向第1电位控制电路10c以及第2电位控制电路28供给。

图24是例示第8实施方式中的电源接通检测电路的电路图。

如图24所示，电源接通检测电路29在电源接通时通过电阻和电容器对第2电位Vdd1进行积分，经由由2级的反相器构成的缓冲器，对电源接通进行检测。而且，生成检测的电源接通信号S2与模式信号En的逻辑积，并作为信号S1输出。

电源接通检测电路29在从电源刚接通后到由电阻和电容器的时间常数确定的时间T1为止的期间，作为电源接通信号S2输出低电平，作为信号S1与模式信号En的电平无关地输出低电平。另外，电源接通检测电路29在距离电源接通起时间T1之后，作为电源接通信号S2输出高电平，作为信号S1输出模式信号En。

其中，从外部向电源端子8供给的电源电位Vdd有可能在电源接通时极缓地上扬，上升时间变大。在该情况下，有可能由电阻和电容器构成的积分电路不响应，而无法对电源接通进行检测。与此相对，第2电位Vdd1的上升时间一般较短，因此由电阻和电容器构成的积分电路响应第2电位Vdd1的上升，能够对电源接通进行检测。因此，电源接通检测电路29为了对电源接通进行检测，对第2电位Vdd1的上升进行积分。

另外，如上所述，在本实施方式中，作为第1电位控制电路10c以及第2电位控制电路28的模式信号En，输入电源接通检测电路29的输出信号S1。在从电源刚接通后到时间T1为止的期间，信号S1为低电平，因此第1电位控制电路10c以及第2电位控制电路28成为高阻抗状态，不发生由这些电路引起的泄漏电流。结果，通过适当地设定时间T1，能够抑制由设置第1电位控制电路10c以及第2电位控制电路28引起的启动时间的增加。其中，本实施方式中的启动时间是从接通电源开始到第1电位Vn以及第3电位Vp达到规定的值的时间。

另外，本实施方式的上述以外的效果与第7实施方式的效果相同。

接着说明第9实施方式。

图25是例示第9实施方式所涉及的半导体开关的模块图。

如图25所示，第9实施方式与第7实施方式相比第2电位控制电路28的结构不同。即，在第9实施方式中，替代第2电位控制电路28而设有第2电位控制电路28a。开关部3、驱动电路4a、接口电路5b、电源电路6b以及第1电位控制电路10c与第7实施方式相同。

半导体开关1f具有通常的动作模式的功能、以及电源电路6b中的供给第1电位Vn以及第3电位Vp的电流供给能力比通常的动作模式小的睡眠模式的功能。

第2电位控制电路28a在第7实施方式中的第2电位控制电路28中，追加了输出在电源接通时掩蔽了模式信号En的输出信号S3的功能。第2电位控制电路28a的输出信号S3作为第1电位控制电路10c的模式信号En供给至第1电位控制电路10c。

图26是例示第9实施方式中的第2电位控制电路的电路图。

如图26所示，第2电位控制电路28a在第2电位控制电路28中，追加了比较电路61和逻辑积电路(AND)62，向截断晶体管N35、N36的栅极经由AND62输入模式信号En。另外，电阻R32由串联连接的电阻R32a、R32b构成。

电阻R32a、R32b对电阻R32的电位进一步进行分割，生成比作为电阻R33的电位向放大电路60的同相输入端子输入的电位稍高的电位，向比较电路61的同相输入端子供给。另外，向比较电路61的反相输入端子输入基准电位Vref。比较电路61在同相输入端子的电位比反相输入端子的电位高时输出高电平，在低时输出低电平。比较电路61的输出信号S4输入至AND62。

AND62生成模式信号En与比较电路61的输出信号S4的逻辑积，作为第2电位控制电路28a的输出信号S3输出。另外，输出信号S3输入至截断晶体管N35、N36的栅极。

在通常的动作模式时、即模式信号En为高电平时，比较电路61的输出信号S4作为第2电位控制电路28a的输出信号S3输出。另外，在睡眠模式时、即模式信号En为低电平时，第2电位控制电路28a与比较电路61的输出信号S4的电平无关地输出低电平作为输出信号S3。

图27是例示第9实施方式中的第2电位控制电路的主要信号的时间图，(a)是第3电位Vp，(b)是第2电位控制电路的输出信号S3。

如图27所示，模式信号En为高电平时，从电源刚接通后到第3电位Vp上升为比3×Vref稍低的电位为止(图27(a))，第2电位控制电路28a的同相输入端子的电位比基准电位Vref低。结果，第2电位控制电路28a输出低电平作为输出信号S3(图27(b))。

另外，如果第3电位Vp达到比3×Vref稍低的电位(图27(a))，则第2电位控制电路28a输出高电平作为输出信号S3(图27(b))。

像这样，第2电位控制电路28a在动作模式时、即模式信号En为高电平时，在第3电位Vp从电源刚接通后到第3电位Vp上升为比3×Vref稍低的电位为止，输出低电平作为输出信号S3。而且，如果第3电位Vp上升到比3×Vref稍低的电位，则输出高电平作为输出信号S3。

输出信号S3输入至截断晶体管N35、N36的栅极，因此第2电位控制电路28a在电源刚接通后的输出信号S3为低电平的期间，电流被截断而成为高阻抗状态。结果，高电位电源端子9的泄漏电流得到抑制，能够抑制由于设置第2电位控制电路28而引起的启动时间的增加。

另外，如上所述，输出信号S3作为第1电位控制电路10c的模式信号En供给至第1电位控制电路10c，因此在输出信号S3为低电平的期间，第1电位控制电路10c中电流被截断，而成为高阻抗状态。结果，低电位电源端子9a的泄漏电流得到抑制，能够抑制由于设置第1电位控制电路28而引起的启动时间的增加。

另外，本实施方式的上述以外的效果与第7实施方式的效果相同。

接着说明第10实施方式。

图28是第10实施方式中的第1晶体管的等效电路图。

图29是例示第10实施方式中的第1晶体管的布局的俯视图。

本实施方式与上述的第1、第2以及第3实施方式相比，第1晶体管的结构不同。即，在本实施方式中，上述的第2实施方式中的第1晶体管N5由一对晶体管51、52构成，第1晶体管N6由一对晶体管53、54构成。本实施方式所涉及的半导体开关的第1晶体管N5、N6以外的结构与第2实施方式所涉及的半导体开关1a相同。

第1晶体管N5由并联连接的一对晶体管51、52构成。另外，第1晶体管N6由并联连接的一对晶体管53、54构成。晶体管52设在一对晶体管53与54之间，晶体管53设在一对晶体管51与52之间。

即，一对晶体管51、52、一对晶体管53、54分别并行配置。而且，晶体管51的栅极经由栅极布线N5g与晶体管52的栅极连接。晶体管51的源极经由源极布线N5s与晶体管52的源极连接。晶体管51的漏极经由漏极布线N5d与晶体管52的漏极连接。另外，晶体管53的栅极经由栅极布线N6g与晶体管54的栅极连接。晶体管53的源极经由源极布线N6s与晶体管54的源极连接。晶体管53的漏极经由漏极布线N6d与晶体管54的漏极连接。

本实施方式将第1晶体管N5分散配置为一对晶体管51、52，并将第1晶体管N6分散配置为一对晶体管53、54。结果，由制造工艺的差异或温度的变化引起的元件特性的变动的影响得到减轻，能够抑制三次谐波失真的增加并改善高频特性。

其中，图29所示的布局是例示，也可以采用其他布局。例如也可以将第1晶体管N5、N6分别分散配置为以点对称方式配置的四个晶体管。另外，布线只要能够对晶体管的电极之间进行连接即可，也可以是其他布局。

接着说明第11实施方式。

图30是例示第11实施方式所涉及的无线设备的模块图。

如图30所示，无线设备30具备半导体开关1b、天线31、收发电路32a、32b、无线控制电路33。

半导体开关1b与第3实施方式所涉及的半导体开关1b相同，通过端子切换信号IN对共用端子ANT与六个高频端子RF1～RF6之间的连接进行切换。

另外，如上所述，在半导体开关1b中，向第1电位控制电路10b仅输入端子切换信号IN的解码信号D1～D6之中的MSB侧的D5、D6。因此，第1电位控制电路10b在端子切换信号IN为5、6的规定值的情况下进行与其他情况下不同的动作，共用端子ANT与高频端子RF5、或者共用端子ANT与高频端子RF6之间的连接被切换时的三次谐波失真的增加得到抑制。

共用端子ANT与天线31连接。高频端子RF1～RF6与收发电路32a、32b连接。

天线31收发与便携式电话的无线通信例如GSM方式以及UMTS方式对应的频带、例如800M～2GHz的高频信号。

收发电路32a具有发送电路34a、34b、接收电路35a、35b，收发GSM方式的高频信号。发送电路34a将由音声信号、影像信号、2值数据等的信息构成的发送信号调制为GSM方式的高频信号，并输出至半导体开关1b的高频端子RF1。发送电路34b将发送信号调制为GSM方式的高频信号，并输出至半导体开关1b的高频端子RF2。

接收电路35a接收从高频端子RF3输入的GSM方式的高频信号，并解调为由音声信号、影像信号、2值数据等的信息构成的接收信号。接收电路35b接收从高频端子RF4输入的GSM方式的高频信号，并对接收信号进行解调。

收发电路32b具有发送电路36a、36b、接收电路37a、37b、双工器(duplexer)38a、38b，收发UMTS方式的高频信号。

发送电路36a将发送信号调制为UMTS方式的高频信号，并经由双工器38a输出至高频端子RF5。接收电路37a接收经由双工器38a从高频端子RF5输入的UMTS方式的高频信号，并解调为接收信号。

发送电路36b将发送信号调制为UMTS方式的高频信号，并经由双工器38b输出至高频端子RF6。接收电路37b接收经由双工器38b从高频端子RF6输入的UMTS方式的高频信号，并解调为接收信号。

无线控制电路33向半导体开关1b输出端子切换信号IN，来控制半导体开关1b的端子间的连接。另外，控制收发电路32a、32b。即，控制发送电路34a、34b、36a、36b、接收电路35a、35b、37a、37b。

例如，在利用收发电路32a的发送电路34a来发送的情况下，无线控制电路33向半导体开关1b输出端子切换信号IN，将共用端子ANT与半导体开关1b的高频端子RF1连接。

如上所述，在半导体开关1b中，在共用端子ANT与高频端子RF1～RF4中的某一个连接的情况下，第1电位控制电路10b将第1电位Vn控制为GSM的最佳值即-1.4V。结果，控制为对功率大的GSM方式最佳的第1电位Vn，三次谐波失真的增加得到抑制。

另外，在半导体开关1b中，在共用端子ANT与高频端子RF5或者共用端子ANT与高频端子RF6成为导通状态的情况下，第1电位控制电路10b将第1电位Vn控制为UMTS的最佳值即-0.8V。结果，成为对功率比较小的UMTS方式最佳的第1电位Vn。

因此，通过无线设备30，能够抑制半导体开关1b的三次谐波失真的增加，并将GSM方式、UMTS方式的高频信号分别从天线31发送。

其中，本实施方式对于将第2实施方式所涉及的半导体开关1b用于GSM方式以及UMTS方式的结构进行了说明。但是，也可以使用其他实施方式所涉及的半导体开关，另外，也能够用于其他无线通信的方式。

另外，在本实施方式所涉及的无线设备30中，调制以及解调分别由发送电路34a、34b、36a、36b以及接收电路35a、35b、37a、37b进行。但是，也可以构成为：设置共用的调制解调电路，向发送电路输出调制信号，另外解调从接收电路输入的信号。

以上说明了本发明的几个实施方式，但这些实施方式只是举例说明，不意味着对发明的范围进行限定。这些新的实施方式能够通过其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形都包含在发明的范围和主旨中，并且包含在权利要求的范围所记载的发明及与其均等的范围中。

Claims (18)

1.一种半导体开关，其特征在于，具备：

电源电路，具有生成负的第1电位的第1电位生成电路、以及生成对电源电位进行降压而得到的正的第2电位的第2电位生成电路；

驱动电路，被供给所述第1电位和正的第3电位，基于端子切换信号输出所述第1电位以及所述第3电位中的至少一方；

开关部，按照所述驱动电路的输出，将共用端子与多个高频端子中的某一个连接；以及

第1电位控制电路，具有分割电路、以及控制所述第1电位以使所述分割电路分割后得到的电位与基准电位的电位差变小的放大电路，

所述分割电路连接在所述第2电位生成电路的输出与所述第1电位生成电路的输出之间，具有二极管接法的第1晶体管，

所述放大电路连接在所述第2电位生成电路的所述输出与所述第1电位生成电路的所述输出之间，包括：第2晶体管，与所述第1晶体管构成电流镜；以及差动对，被供给来自所述第2晶体管的恒定电流。

2.如权利要求1所述的半导体开关，其特征在于，

所述分割电路还具有与所述第1晶体管串联连接的电阻，将所述第1电位与所述第2电位的电位差分割成一比一。

3.如权利要求1所述的半导体开关，其特征在于，还包括接口电路，所述接口电路被供给端子切换信号并且向所述驱动电路输出解码信号，

所述基准电位按照所述解码信号，变化为接地电位或者与所述接地电位不同的电位。

4.如权利要求1所述的半导体开关，其特征在于，

所述第1电位生成电路具有动作模式和睡眠模式的功能；

所述第1电位控制电路在所述睡眠模式时，将从所述第2电位供给的电流截断。

5.如权利要求4所述的半导体开关，其特征在于，

所述第1电位控制电路与所述第2电位生成电路的输出之间在所述睡眠模式时成为高阻抗状态。

6.如权利要求4所述的半导体开关，其特征在于，

所述第1电位生成电路在所述睡眠模式时停止所述第1电位的生成。

7.如权利要求6所述的半导体开关，其特征在于，

所述第1电位生成电路具有：

环形振荡器，在所述睡眠模式时停止振荡；

输出缓冲器，与所述环形振荡器的输出连接；以及

电位保持电路，在所述睡眠模式时将所述输出缓冲器的输入保持为所述第2电位或者接地电位。

8.如权利要求4所述的半导体开关，其特征在于，

所述第1电位生成电路具有在所述睡眠模式时停止振荡的环形振荡器。

9.如权利要求4所述的半导体开关，其特征在于，

所述睡眠模式中的所述第1电位生成电路的电流供给能力比所述动作模式中的所述第1电位生成电路的电流供给能力小。

10.如权利要求4所述的半导体开关，其特征在于，

所述第1电位生成电路具有所述睡眠模式时的电流供给能力比所述动作模式时的电流供给能力小的环形振荡器。

11.如权利要求4所述的半导体开关，其特征在于，还具备：

第3电位生成电路，生成所述第2电位以上的所述第3电位，所述睡眠模式时的电流供给能力比所述动作模式时的电流供给能力小；以及

第2电位控制电路，连接在所述第3电位生成电路的输出与接地之间，在所述动作模式时使所述第3电位稳定，在所述睡眠模式时与所述第3电位生成电路之间成为高阻抗状态。

12.如权利要求11所述的半导体开关，其特征在于，

在从电源接通时开始到所述第3电位达到恒定值为止的期间，使所述第1电位控制电路和所述第2电位控制电路成为高阻抗状态。

13.一种无线设备，其特征在于，具备：

天线；

发送电路，调制发送信号并经由所述天线发送；

接收电路，对经由所述天线接收到的高频信号进行解调；

半导体开关，所述天线与共用端子连接，所述发送电路和所述接收电路分别与高频端子连接，将所述天线切换为与所述发送电路或者所述接收电路连接；以及

无线控制电路，向所述半导体开关输出端子切换信号；

所述半导体开关具有：

电源电路，具有生成负的第1电位的第1电位生成电路、以及生成对电源电位进行降压而得到的正的第2电位的第2电位生成电路；

驱动电路，被供给所述第1电位和正的第3电位，基于所述端子切换信号输出所述第1电位以及所述第3电位中的至少一方；

开关部，按照所述驱动电路的输出，将所述共用端子与多个所述高频端子中的某一个连接；以及

第1电位控制电路，具有分割电路、以及控制所述第1电位以使所述分割电路分割后得到的电位与基准电位的电位差变小的放大电路，

所述分割电路连接在所述第2电位生成电路的输出与所述第1电位生成电路的输出之间，具有二极管接法的第1晶体管，

所述放大电路连接在所述第2电位生成电路的所述输出与所述第1电位生成电路的所述输出之间，包括：第2晶体管，与所述第1晶体管构成电流镜；以及差动对，被供给来自所述第2晶体管的恒定电流。

14.如权利要求13所述的无线设备，其特征在于，

所述分割电路还具有与所述第1晶体管串联连接的电阻，将所述第1电位与所述第2电位的电位差分割成一比一。

15.如权利要求13所述的无线设备，其特征在于，还包括接口电路，所述接口电路被供给端子切换信号并且向所述驱动电路输出解码信号，

所述基准电位按照所述解码信号，变化为接地电位或者与所述接地电位不同的电位。

16.如权利要求13所述的无线设备，其特征在于，

所述第1电位生成电路具有动作模式和睡眠模式的功能；

所述第1电位控制电路在所述睡眠模式时将从所述第2电位供给的电流截断。

17.如权利要求16所述的无线设备，其特征在于，

所述第1电位控制电路与所述第2电位生成电路的输出之间在所述睡眠模式时成为高阻抗状态。

18.如权利要求17所述的无线设备，其特征在于，

所述第1电位生成电路在所述睡眠模式时停止所述第1电位的生成。