CN102959739B - Iii族氮化物半导体器件及其制造方法 - Google Patents

Iii族氮化物半导体器件及其制造方法 Download PDF

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Abstract

本发明提供一种能够可靠地实现半导体层的位错密度的降低的III族氮化物半导体器件及其制造方法。在制造III族氮化物半导体器件（1）时，在基板（20）上形成掩模层（40）后，通过掩模层（40）的图案（44）使由III族氮化物半导体构成的纳米柱（50）选择性成长，在掩模层（40）上使III族氮化物半导体层（10）成长。

Description

III族氮化物半导体器件及其制造方法
技术领域
本发明涉及III族氮化物半导体器件及其制造方法。
背景技术
目前，已知有在SiC基板上形成有GaN系的半导体层的LED元件(例如参照专利文献1)。该LED元件中，使用具有掺杂有B及N的第一SiC层和掺杂有Al及N的第二SiC层的荧光SiC基板，从多重量子阱活性层放出近紫外光。近紫外光由第一SiC层及第二SiC层吸收，由第一SiC层从绿色变换成红色的可见光，由第二SiC层从蓝色变换成红色的可见光。其结果能够从荧光SiC基板放出演色性高且接近太阳光的白色光。
但是，该LED元件中，由于SiC基板和GaN系半导体层的格子不匹配及热膨胀率差，GaN系半导体层的位错密度高。其结果存在难以实现GaN系半导体层的厚膜化及低电阻化的问题。
为减少基板上的半导体层的位错密度，提案有在通过MOCVD在基板上经由缓冲层成膜GaN膜后，利用金属及电介质纳米掩模蚀刻GaN膜，形成纳米柱的方法(例如参照专利文献2)。根据该方法，在形成纳米柱后，在缓冲层及纳米柱上利用横方向成长使GaN系半导体层成长。
专利文献1：(日本)特许第4153455号公报
专利文献2：(日本)特开2010－518615号公报
但是，在专利文献2所记载的方法中，形成于基板上的U－GaN膜依然位错密度高，对其进行蚀刻而形成的纳米柱自身的位错密度也高。其结果是位错向形成于纳米柱上的GaN系半导体层传输，GaN系半导体层的位错密度的降低效果并不充分。
发明内容
本发明是鉴于所述情况而创立的，其目的在于，提供能够可靠地实现半导体层的位错密度的降低的III族氮化物半导体器件及其制造方法。
为实现所述目的，本发明提供一种III族氮化物半导体器件，具备：基板，其由SiC或Si构成；掩模层，其形成于所述基板上，并形成有规定的图案；纳米柱，其通过所述掩模层的所述图案选择性地成长，并由III族氮化物半导体构成；III族氮化物半导体层，其在所述掩模层上比所述纳米柱成长得高。
根据该III族氮化物半导体器件，通过掩模层使纳米柱选择性成长，因此，能够实现纳米柱自体的位错密度的降低。其结果是，从纳米柱向形成于掩模层上的III族氮化物半导体层的传输的位错飞跃性地减少，III族氮化物半导体层的位错密度也减小。另外，在III族氮化物半导体层成长时，在该III族氮化物半导体层内产生的位错在与纳米柱的界面具有终端，因此，不能向上方传输。
在所述III族氮化物半导体器件中，优选的是，所述掩模层由非晶质材料构成。
根据该III族氮化物半导体器件，由于掩模层由非晶质材料构成，所以III族氮化物半导体层和掩模层不能牢固地结合。由此，在III族氮化物半导体层和掩模层之间产生过度的应力的情况下，容许III族氮化物半导体层和掩模层之间的错位。其结果实现III族氮化物半导体层的位错密度的降低。
在所述III族氮化物半导体器件中，优选的是，在所述基板与所述掩模层之间具备由含有Al的III族氮化物半导体构成的缓冲层。
根据该III族氮化物半导体器件，由于缓冲层含有Al，所以例如使GaN直接在由SiC或Si构成的基板上成长的情况，III族氮化物半导体和基板在彼此的界面不会激烈反应，能够使III族氮化物半导体层在基板上可靠地成长。
另外，为实现所述目的，本发明提供一种III族氮化物半导体器件的制造方法，制造所述III族氮化物半导体器件，其中，包含：在所述基板上形成所述掩模层的掩模层形成工序；通过所述掩模层的所述图案使由III族氮化物半导体构成的所述纳米柱选择性地成长的纳米柱成长工序；在所述掩模层上使III族氮化物半导体层成长的半导体层成长工序。
根据该III族氮化物半导体器件的制造方法，可以在基板上形成掩模层，利用掩模层使纳米柱成长，而且，可以在掩模层上直接使III族氮化物半导体层成长。因此，不需要如目前那样除去掩模层的工序，可以实现制造成本的降低。
为实现所述目的，本发明提供一种III族氮化物半导体器件的制造方法，制造所述III族氮化物半导体器件，其中，包含：在所述基板上通过溅射法形成所述缓冲层的缓冲层形成工序；在形成有所述缓冲层的所述基板上形成所述掩模层的掩模层形成工序；通过所述掩模层的所述图案使由III族氮化物半导体构成的所述纳米柱选择性成长的纳米柱成长工序；在所述掩模层上使III族氮化物半导体层成长的半导体层成长工序。
根据该III族氮化物半导体器件的制造方法，可以在基板上形成掩模层，直接利用掩模层使纳米柱成长，并且可以在掩模层上形成III族氮化物半导体层。因此，不需要如目前那样除去掩模层的工序，可以实现制造成本的降低。
另外，由于通过溅射法形成缓冲层，所以可以在低温下实现成长工艺，提高量产率。另外，相比MOCVD法等，可以得到缺陷少的良好品质的结晶构造。
根据本发明，能够可靠地实现半导体层的位错密度的降低。
附图说明
图1是表示本发明一实施方式的LED元件的示意剖面图；
图2是表示利用掩模层的图案形成纳米柱的状态的LED元件的上面说明图；
图3表示LED元件的制造过程，(a)表示基板的状态，(b)表示使缓冲层成长的状态，(c)表示形成有掩模层的状态，(d)表示使纳米柱成长的状态；
图4表示LED元件的制造过程，(a)表示使III族氮化物半导体层中的n型层成长的状态，(b)表示使III族氮化物半导体层整体成长的状态，(c)表示蚀刻了III族氮化物半导体层的一部分的状态；
图5是表示LED元件的制造过程的流程图；
图6是表示变形例，表示利用掩模层的图案形成纳米柱的状态的LED元件的上面说明图。
符号说明
1LED元件
10III族氮化物半导体层
12n型层
14多重量子阱活性层
16p型金属包层
18p型接触层
20基板
30缓冲层
40掩模层
42孔
44图案
50纳米柱
60n侧电极
62p型电极
具体实施方式
图1～图5表示本发明的一实施方式，图1是LED元件的示意剖面图。
如图1所示，作为III族氮化物半导体器件的LED元件1具备由AlxGayIn1 －x－yN(0≤x≤1、0≤y≦1、x+y≤1)表示的III族氮化物半导体层10和热膨胀率率比III族氮化物半导体层10小的基板20。在本实施方式中，基板20由单结晶6H型SiC构成，热膨胀率系数为4.2×10－6/℃。另外，作为半导体发光部的氮化物半导体层的热膨胀率系数为5.6×10－6/℃。
基板20包含施主性杂质及受主性杂质，通过从III族氮化物半导体层10发出的光进行激励时，因施主、受主、对发光而发出规定波长的光。例如，在使用块状的SiC基板的情况下，在将施主性杂质设为N，将受主性杂质设为B时，通过紫外光的激励而大致发出黄色至橙色的可见光。另外，在使用块状的SiC基板的情况下，在将施主性杂质设为N，将受主性杂质设为Al时，通过紫外光的激励而发出大致蓝色的可见光。此外，通过在将施主性杂质设为N的同时，作为受主性杂质同时添加B及Al，也能够得到纯白色的可见光，也能够通过将SiC设为多孔状而使发光波长向短波长侧位移，能够任意改变基板的发光波长。
在基板20上形成由III族氮化物半导体构成的缓冲层30。缓冲层30通过由AlxGayIn1－x－yN(0≤x≤1、0≤y≤1、x+y≤1)式表示的材料构成。在本实施方式中，作为缓冲层30由AlxGa1－xN(0＜x≤1)式表示，并使用含有Al的缓冲层30。
在缓冲层30上形成有由非晶质材料构成的掩模层40。在掩模层40形成有用于形成后述的纳米柱50的图案42。在本实施方式中，作为掩模层40，使用SiO2。此外，作为掩模层40当然也可以使用SiNx(0＜x)以外的其他材料。另外，作为掩模层40的材料，也可以使用Al2O3、W等这样的材料。这些材料可以是多结晶，也可以为非晶质。
如图2所示，掩模层40的图案42呈将圆形的孔44配置在正三角形格子的交点的形状。孔44的直径及间隔是任意的，例如可以将孔44的直径设为50～1000nm，将相邻的孔44彼此的间隔设为100～1000nm。
在基板20上，经由缓冲层30且通过掩模层40的图案42使纳米柱50成长。在本实施方式中，作为纳米柱50使用GaN。纳米柱50与图案42相对应地成长，与没有通过掩模层40成长的情况相比，位错密度减小。在本实施方式中，纳米柱50形成为圆柱状，可以将纵横比设为1以上。此外，纳米柱50只要形成为柱状即可，也可以是圆柱以外的形状。
在掩模层40上形成III族氮化物半导体层10。III族氮化物半导体层10从基板20侧按顺序具有n型层12、多重量子阱活性层14、p型金属包层16、p型接触层18。III族氮化物半导体层10的一部分通过蚀刻除去，露出n型层12的一部分，在该露出部分设置n侧电极60。另外，在p型接触层18上形成有p侧电极62。
在本实施方式中，n型层12由掺杂有规定量的n型掺杂剂(例如Si)的n－GaN形成。另外，多重量子阱活性层14具有由InxGa1－xN(0≤x≤1)/AlyGa1－yN(0≤y≤1)形成的多重量子阱构造。另外，p型金属包层16和p型接触层18分别由掺杂有规定量的p型掺杂剂(例如Mg)的p－GaN形成。
从n型层12到p型接触层18通过III族氮化物半导体的外延成长而形成。此外，至少包含第一导电型层、活性层及第二导电型层，对第一导电型层及第二导电型层施加电压时，只要通过电子及空穴的再结合由活性层发出光即可，III族氮化物半导体层10的层构成是任意的。
n侧电极60形成于n型层12上，例如为Ni/Au构成，通过真空蒸渡法、溅射法、CVD(ChemicalVaporDeposition)法等形成。p侧电极62形成于p型接触层18上，例如由ITO(IndiumTinOxide)构成，通过真空蒸渡法、溅射法、CVD(ChemicalVaporDeposition)法等形成。
其次，参照图3～图5说明LED元件1的制造方法。图3及图4是LED元件的示意剖面图，图5是LED元件的制造方法的流程图。此外，图3及图4中为进行说明而以与图1相对应的方式以1个元件单位进行图示，但实际上是元件分割前的晶片的状态，左右也连续形成有其它元件。
首先，通过升华法生成掺杂有施主性杂质及受主性杂质的块状的单结晶6H型SiC。此外，SiC结晶的杂质的掺杂浓度可通过结晶成长时杂质气体向环境气体中的添加及杂质元素或其化合物向原料粉末的添加来进行控制。如图3(a)所示，基板20通过升华法的块成长制作例如30mm左右的块结晶，经过外周研削、切片、表面研削、表面研磨等工序制作。在此，基板20的厚度是任意的，例如为250μm。
之后，如图3(b)所示，在基板20上使缓冲层30外延成长(缓冲层形成工序S10(图5))。在本实施方式中，通过溅射法在基板20上整个面地形成缓冲层30。此外，缓冲层30也可以通过MOCVD法(MetalOrganicChemicalVaporDeposition)法、MBE法(MolecularBeamEpitaxy)、HVPE法(HalideVaporPhaseEpitaxy)等形成。进而，缓冲层30也可以通过激光烧蚀法形成。在此，缓冲层30的厚度是任意，例如为10～200nm。
其次，如图3(c)所示，在形成有缓冲层30的基板20上形成掩模层40(掩模层形成工序S20(图5))。在本实施方式中，通过真空蒸渡法在缓冲层30上整个面地形成掩模层40。在此，掩模层40的厚度是任意的，例如为10～200nm。只要为该程度的厚度，则从活性层射出的掩模层40的光的透过的阻害作用减小。另外，只要利用光的干涉作用取出光，则不需要考虑上述阻害作用，因此，只要按照能得到该干涉作用的程度地设定掩模层40的厚度即可。之后，使用纳米刻印技术在掩模层40上形成图案44。
然后，如图3(d)所示，利用掩模层40的图案42使纳米柱50外延成长(纳米柱成长工序S30(图5))。在本实施方式中，通过MOCVD法并利用掩模层40的图案42在缓冲层30上选择性地成长纳米柱50。此外，在纳米柱50的成长中，当然也可以使用MBE法、HVPE法等。纳米柱50的高度是任意的，例如为500nm。在本实施方式中，由于在基板20上选择性地成长纳米柱50，所以相比在基板20上整个面地成长半导体层的情况，纳米柱50中的位错密度极小。
在纳米柱50的形成结束后，使III族氮化物半导体层10成长(半导体层成长工序(图5))。在本实施方式中，通过MOCVD装置使纳米柱50和III族氮化物半导体层10连续地成长。在此，就V/III比而言，纳米柱成长工序一方比半导体成长工序小。例如，可以将V/III比在纳米柱成长工序中设为不足900。在纳米柱成长时当V/III比过大时，则不能将成长的半导体形成为柱状。另外，就镓的供给量而言，优选纳米柱成长工序一方比半导体层成长工序小。在纳米柱成长工序中当镓的供给量过多，则在掩模上半导体岛状地结晶成长并与纳米柱一体化、或纳米柱的形状产生偏差。
在本实施方式中，如图4(a)所示，在以填埋纳米柱50的方式形成了n型层12后，如图4(b)所示，从掩模层40侧依次成长多重量子阱活性层14、p型金属包层16、p型接触层18。此时，在掩模层40上成长的III族氮化物半导体层10中，由于在内部产生的位错在与纳米柱50的侧壁的接触部分形成终端，所以能够减小位错密度。另外，由于纳米柱50自体的位错密度也低，所以从纳米柱50传输的位错极小。
另外，在通过溅射装置形成了缓冲层30后，利用MOCVD装置连续地形成纳米柱50及III族氮化物半导体层10，由此，与由MOCVD装置成长缓冲层30的情况下相比，可以缩短制造工序。由此，可以降低发光元件1的制造成本。
另外，在纳米柱成长工序和半导体层成长工序之间不介有掩模层形成工序，因此，能够得到品质良好的III族氮化物半导体层10。在由III族氮化物半导体构成的纳米柱50的成长后形成非晶质的掩模层40的情况下，纳米柱50的表面因掩模层40的成分而裂化，以劣化的纳米柱50为籽晶，使III族氮化物半导体层10成长，由此，不能得到品质良好的III族氮化物半导体层10。
而且，由于掩模层40为非晶质材料，所以形成于掩模层40上的III族氮化物半导体层10和掩模层40不能牢固地结合。由此，在III族氮化物半导体层10和掩模层40之间产生过度的应力的情况下，容许III族氮化物半导体层10和掩模层40的相对的错位。由此，实现III族氮化物半导体层10的位错密度的降低。
此外，III族氮化物半导体层10的各层的厚度是任意的，例如可以将例n型层12的厚度设为3μm，将多重量子阱活性层14的厚度设为100nm，将p型金属包层16的厚度设为80nm，将p型接触层18的厚度设为10nm。这样，可以将III族氮化物半导体层10的厚度设为3μm以上。在使III族氮化物半导体层10成长后，使用光刻技术在p型接触层18上形成光致抗蚀剂的掩模，从p型接触层18蚀刻至n型层12的表面后，除去掩模(蚀刻工序S50(图5))。由此，如图4(c)所示，形成由从n型层12到p型接触层18的多个化合物半导体层构成的台阶部分。
然后，使用真空蒸渡法及光刻技术形成n侧电极60及p侧电极62(电极形成工序S60(图5))。在本实施方式中，使n侧电极60的材料和p侧电极62的材料不同，但在将这些材料设为相同时，可以同时形成n侧电极40和p侧电极62。此外，为确保各电极60、62和III族氮化物半导体层10的欧姆接触和密接性，可以在规定的温度、规定的环境下实施规定的时间的热处理。之后，通过切割分割成多个LED元件1，由此制造LED元件1。
如上构成的LED元件1在对p侧电极62和n侧电极60施加电压时，从多重量子阱活性层14发出紫外光。然后，将紫外光由基板20变换成可见光后，向外部放射。
根据该LED元件1，由于通过掩模层40选择性地成长纳米柱50，所以可以实现纳米柱50自身的位错密度的降低。其结果，从纳米柱50向形成于掩模层40上的III族氮化物半导体层10传输的位错飞跃性减少，III族氮化物半导体层10的位错密度也减小。另外，在III族氮化物半导体层10的成长时，在该III族氮化物半导体层内10产生的位错由于在与纳米柱50的界面具有终端，所以不会向上方搬送。因此，能够可靠地降低III族氮化物半导体10的位错密度。
另外，根据该LED元件1，由于缓冲层30含有Al，所以例如在由SiC或Si构成的基板上直接成长GaN的情况，III族氮化物半导体和基板不会在彼此的界面激烈地进行反应，能够使III族氮化物半导体层10在基板20上可靠地成长。
另外，根据该LED元件1的制造方法，在基板20上形成掩模层40，利用掩模层40使纳米柱50成长，可以在掩模层40上直接成长III族氮化物半导体层10。因此，不需要如目前那样除去掩模层的工序，可以实现制造成本的降低。
进而，由于通过溅射法形成缓冲层30及纳米柱50，所以可以在低温下进行成长工艺，提高量产率。另外，与MOCVD法等相比，可以将缓冲层设为缺陷少的品质良好的结晶构造。
此外，在上述实施方式中，表示了作为半导体器件对LED元件1适用本发明的例子，但例如LD元件那样的其它器件也可以适用本发明。例如也可以适用于场效应晶体管、双极晶体管等电子器件、太阳电池等。
另外，在上述实施方式中，表示了将纳米柱50配置于三角格子的交点，但纳米柱的配置状态可以任意变更，例如图6所示，也可以配置于正方格子的交点。
进而，在上述实施方式中，表示了作为基板20使用6H型的SiC的基板，但当然也可以是4H型，还可以是15R型，作为基板20也可以使用Si。进而，基板20也可以不具有荧光功能，III族氮化物半导体层10的发光色也是任意的。
以上说明了本发明的实施方式，但上述记载的实施方式不限定本发明请求的范围。另外，应该留意的是，实施方式中说明的所有的特征组合并不限于用于解决发明课题的装置。

Claims (6)

1.一种III族氮化物半导体器件的制造方法，该III族氮化物半导体器件具备：
基板，其由SiC构成；
掩模层，其形成于所述基板上，并形成有规定的周期性的图案；
纳米柱，其通过所述掩模层的所述图案选择性地成长，并由III族氮化物半导体构成；
III族氮化物半导体层，其在所述掩模层上以埋设所述纳米柱的方式比所述纳米柱成长得高，其中，
该制造方法包含：
在所述基板上形成所述掩模层的掩模层形成工序；
通过所述掩模层的所述图案使由III族氮化物半导体构成的所述纳米柱选择性成长的纳米柱成长工序；
在所述掩模层上使III族氮化物半导体层成长的半导体层成长工序，
所述纳米柱成长工序中的所述纳米柱和所述半导体层成长工序中的所述III族氮化物半导体层连续地成长。
2.如权利要求1所述的III族氮化物半导体器件的制造方法，其中，
所述纳米柱成长工序中的镓的供给量比所述半导体层成长工序中的镓的供给量小。
3.如权利要求1所述的III族氮化物半导体器件的制造方法，其中，
所述纳米柱成长工序中的V/III比比所述半导体层成长工序中的V/III比小。
4.如权利要求3所述的III族氮化物半导体器件的制造方法，其中，
所述纳米柱成长工序中的所述V/III比不足900。
5.如权利要求4所述的III族氮化物半导体器件的制造方法，其中，
所述纳米柱成长工序中的镓的供给量比所述半导体层成长工序中的镓的供给量小。
6.如权利要求1～5任一项所述的III族氮化物半导体器件的制造方法，其中，
所述III族氮化物半导体器件在所述基板与所述掩模层之间具备由含有Al的III族氮化物半导体构成的缓冲层，
该制造方法包括在所述基板上通过溅射法形成所述缓冲层的缓冲层形成工序。
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