CN102882518A - 锁相环***及锁相环***的实现方法 - Google Patents

锁相环***及锁相环***的实现方法 Download PDF

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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
    • H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
    • H03L7/235—Nested phase locked loops

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

一种锁相环***，包括一输入端，一输出端，一第一鉴频鉴相器，一与第一鉴频鉴相器相连的第一电荷泵，一与第一电荷泵相连的第一低通滤波器，一与第一电荷泵、第一低通滤波器相连的第一压控振荡器，一与第一压控振荡器相连的第二鉴频鉴相器，一与第二鉴频鉴相器相连的第二电荷泵，一与第二电荷泵相连的第二低通滤波器，一与第二电荷泵、第二低通滤波器相连的第二压控振荡器，一连接于第一鉴频鉴相器与第二压控振荡器之间的第一数字分频器，一连接于第二鉴频鉴相器与所述第二控振荡器之间的第二数字分频器。本发明还公开了一种锁相环***的工作方法，可以同时抑制输入噪声和第二压控振荡器的相位噪声，从而大大降低了锁相环***的噪声。

Description

锁相环***及锁相环***的实现方法
技术领域
本发明涉及一种锁相环***，尤指一种能够降低锁相环的噪声的锁相环***及锁相环***的实现方法。
背景技术
请参阅图1，图1为现有技术中锁相环的***结构图，现有技术中的锁相环由鉴频鉴相器PFD、电荷泵CHP、低通滤波器LPF、压控振荡器VCO及数字分频器DIV组成，其中，鉴频鉴相器PFD用于比较输入时钟Fin和反馈时钟Fb之间的相位差，并产生电荷泵控制信号Vup、Vdn来控制电荷泵CHP；电荷泵CHP受电荷泵控制信号Vup、Vdn的控制，对电压端Vc进行充电或放电；低通滤波器LPF用于滤除电压端Vc上的高频抖动；压控振荡器VCO受电压端Vc的控制，产生输出时钟Fout，通常设定输出时钟Fout与电压端Vc的电压值成一次线性关系；数字分频器DIV用于将输出时钟Fout进行分频后得到反馈时钟Fb。
现有技术中的锁相环***结构存在的问题是无法同时抑制输入时钟Fin的噪声和压控振荡器VCO的相位噪声，若要抑制输入时钟Fin的噪声，必须设置环路带宽Wc<(1/10)Fin；若要抑制压控振荡器VCO的相位噪声，必须让环路带宽Wc越大越好，显然，环路带宽的设计通常很难同时将输入时钟Fin的噪声和压控振荡器VCO的相位噪声抑制得很好。
发明内容
鉴于以上内容，有必要提供一种能够同时抑制输入噪声和压控振荡器噪声的锁相环***及锁相环***的工作方法。
一种锁相环***，包括一输入端，一与所述输入端相连的第一鉴频鉴相器，一与所述第一鉴频鉴相器相连的第一电荷泵，一与所述第一电荷泵相连的第一低通滤波器，一与所述第一电荷泵及所述第一低通滤波器相连的第一压控振荡器，一与所述第一压控振荡器相连的第二鉴频鉴相器，一与所述第二鉴频鉴相器相连的第二电荷泵，一与所述第二电荷泵相连的第二低通滤波器，一与所述第二电荷泵及所述第二低通滤波器相连的第二压控振荡器，一与所述第二压控振荡器相连的输出端，一与所述第一鉴频鉴相器、所述第二压控振荡器及所述输出端相连的第一数字分频器，一与所述第二鉴频鉴相器、所述第二压控振荡器及所述输出端相连的第二数字分频器，其中，所述第二鉴频鉴相器、所述第二电荷泵、所述第二低通滤波器、所述第二压控振荡器及所述第二数字分频器形成了一内环环路，所述内环环路与所述第一鉴频鉴相器、所述第一电荷泵、所述第一低通滤波器及所述第一压控振荡器共同形成了一外环环路。
一种锁相环***的工作方法，包括以下步骤：
所述输入端输入输入时钟Fin，并与由外环环路产生的反馈时钟，即第一反馈时钟Fb1一起作为所述第一鉴频鉴相器的输入，所述第一鉴频鉴相器将所述输入时钟Fin与所述第一反馈时钟Fb1进行相位比较，输出第一电荷泵控制信号Vup1、Vdn1；
所述第一电荷泵控制信号Vup1、Vdn1控制所述第一电荷泵对所述第一低通滤波器进行充电或放电，以产生第一电压Vc1，同时，所述第一低通滤波器对所述第一电压Vc1进行滤波，以输出稳定的电压；
所述第一电压Vc1作为所述第一压控振荡器的控制电压，所述第一压控振荡器将所述第一电压Vc1转换成内环输入时钟Fs；
所述内环输入时钟Fs与由内环环路产生的反馈时钟，即第二反馈时钟Fb2一起作为所述第二鉴频鉴相器的输入，所述第二鉴频鉴相器将所述内环输入时钟Fs与所述第二反馈时钟Fb2进行相位比较，输出第二电荷泵控制信号Vup2、Vdn2；
所述第二电荷泵控制信号Vup2、Vdn2控制所述第二电荷泵对所述第二低通滤波器进行充电或放电，以产生第二电压Vc2，同时，所述第二低通滤波器对所述第二电压Vc2进行滤波，以输出稳定的电压；
所述第二电压Vc2作为所述第二压控振荡器的控制电压，所述第二压控振荡器将所述第二电压Vc2转换成锁相环的输出时钟Fout；
所述输出时钟Fout经过所述第二数字分频器分频得到所述第二反馈时钟Fb2，所述第二反馈时钟Fb2通过所述第二鉴频鉴相器一直与所述内环输入时钟Fs比较，逐步调节内环，直至所述第二反馈时钟Fb2和所述内环输入时钟Fs相位完全相同；
所述输出时钟Fout经过所述第一数字分频器分频得到所述第一反馈时钟Fb1，所述第一反馈时钟Fb1通过所述第一鉴频鉴相器一直与所述输入时钟Fin进行相位比较，逐步调节外环，直至所述第一反馈时钟Fb1和所述输入时钟Fin相位完全相同；
本发明锁相环***较佳实施方式的工作原理分析如下：内环：由所述第二鉴频鉴相器、所述第二电荷泵、所述第二低通滤波器、所述第二压控振荡器、所述第二数字分频器组成；其中，所述第二鉴频鉴相器负责比较所述内环输入时钟Fs和所述第二反馈时钟Fb2的相位差，并产生第二电荷泵控制信号Vup2、Vdn2控制所述第二电荷泵，其中所述控制信号Vup2、Vdn2的脉冲宽度正比于所述输入时钟Fs和所述第二反馈时钟Fb2的相位差，所述第二电荷泵受所述第二电荷泵控制信号Vup2、Vdn2控制，对第二低通滤波器进行充电或放电，以产生第二电压Vc2，并控制所述第二电压Vc2升高或降低，具体为当Vup2为高电平、Vdn2为低电平时，所述第二电荷泵对所述第二低通滤波器进行充电，升高所述第二电压Vc2；当Vup2为低电平、Vdn2为高电平时，所述第二电荷泵对所述第二低通滤波器进行放电，降低所述第二电压Vc2；所述第二低通滤波器负责滤除所述第二电压Vc2上的高频抖动；所述第二压控振荡器受所述第二电压Vc2控制，以产生输出时钟Fout，通常设定所述输出时钟Fout与所述第二电压Vc2成一次线性关系；所述第二数字分频器负责将所述输出时钟Fout进行分频后得到所述第二反馈时钟Fb2，设定所述第二数字分频器的分频比为N2；由于内环输入时钟Fs通常较高，故所述环路的环路带宽可以设置为较高值；现设所述环路的环路增益为：
H 2 ( s ) = A 2 ( s + w 1 ) s 2 ( s + w 2 )
其中A2为内环的低频增益，w1为内环环路的零点，w2为内环环路的极点；由于w1、w2较大，且内环环路带宽Wc2与w1、w2成正比，即内环环路带宽Wc2也较大，从而具有快速响应的特点，可以更好的抑制来自第二压控振荡器VCO2的相位噪声；同时由于内环输入时钟Fs的频率较高，故即使设置环路带宽Wc2<(1/10)Fs，此时的内环环路带宽Wc2也是很大的。
外环：由所述第一鉴频鉴相器、所述第一电荷泵、所述第一低通滤波器、所述第一压控振荡器、所述第一数字分频器和内环组成；其中，所述第一鉴频鉴相器负责比较所述输入时钟Fin和所述第一反馈时钟Fb1的相位差，并产生第一电荷泵控制信号Vup1、Vdn1控制所述第一电荷泵；其中所述控制信号Vup1、Vdn1的脉冲宽度正比于所述输入时钟Fin和所述第一反馈时钟Fb1的相位差，所述第一电荷泵受所述第一电荷泵控制信号Vup1、Vdn1控制，对第一低通滤波器进行充电或放电，以产生第一电压Vc1，并控制所述第一电压Vc1升高或降低，具体为当Vup1为高电平、Vdn1为低电平时，所述第一电荷泵对所述第一低通滤波器进行充电，升高所述第一电压Vc1；当Vup1为低电平、Vdn1为高电平时，所述第一电荷泵对所述第一低通滤波器进行放电，降低所述第一电压Vc1；所述第一低通滤波器负责滤除所述第一电压Vc1上的高频抖动；所述第一压控振荡器受所述第一电压Vc1控制，以产生内环输出时钟Fs，通常设定所述内环输出时钟Fs与所述第一电压Vc1成一次线性关系；所述第一数字分频器负责将输出时钟Fout进行分频后得到所述第一反馈时钟Fb1，设定所述第一数字分频器的分频比为N1；由于输入时钟Fin通常较低，故所述环路的环路带宽设计为较低值；现设所述环路的环路增益为：
H 1 ( s ) = A 1 ( s + w 3 ) s 2 ( s + w 4 ) &CenterDot; N 2 &CenterDot; H 2 ( s ) 1 + H 2 ( s ) &ap; A 1 ( s + w 3 ) s 2 ( s + w 4 ) &CenterDot; N 2 &CenterDot; &CenterDot; &CenterDot; ( 1 )
其中A1为外环低频增益，w3为外环环路的零点，w4为外环环路的极点，其中N2所述第二数字分频器DIV2的分频比，H2(s)为内环的环路增益，设置w3、w4远小于w1、w2，且外环环路带宽Wc1与w3、w4成正比，即外环环路带宽Wc1远小于内环环路带宽Wc2，即（1）式的带宽仍为外环环路带宽Wc1。为了滤除输入时钟Fin的噪声，设置外环环路带宽Wc1<(1/10)Fin，由于外环环路带宽Wc1远小于内环环路带宽Wc2，故此设置并不影响内环环路带宽Wc2。
综上所述，相对现有技术，本发明由于增加了内环，通过调节内环环路带宽来抑制第二压控振荡器的相位噪声，通过调节外环环路带宽来抑制输入噪声，从而使现有技术设置环路带宽的折中关系消失了，这样可以更好的抑制锁相环***的噪声。
附图说明
图1为现有技术***框图。
图2为本发明***框图。
图3为本发明流程图。
具体实施方式
请参阅图2，本发明锁相环***较佳实施方式包括一输入端，一与所述输入端相连的第一鉴频鉴相器PFD1，一与所述第一鉴频鉴相器PFD1相连的第一电荷泵CHP1，一与所述第一电荷泵CHP1相连第一低通滤波器LPF1，一与所述第一低通滤波器LPF1及第一电荷泵CHP1相连的第一压控振荡器VCO1，一与所述第一压控振荡器VCO1相连的第二鉴频鉴相器PFD2，一与所述第二鉴频鉴相器PFD2相连的第二电荷泵CHP2，一与所述第二电荷泵CHP2相连的第二低通滤波器LPF2，一与所述第二低通滤波器LPF2及第二电荷泵CHP2相连的第二压控振荡器VCO2，一与第二压控振荡器VCO2相连的输出端，一分别与所述第一鉴频鉴相器PFD1、所述第二压控振荡器VCO2及所述输出端相连的第一数字分频器DIV1，一分别与所述第二鉴频鉴相器PFD2、所述第二压控振荡器VCO2及所述输出端相连的第二数字分频器DIV2。
其中，所述第二鉴频鉴相器PFD2、所述第二电荷泵CHP2、所述第二低通滤波器LPF2、所述第二压控振荡器VCO2及所述第二数字分频器DIV2形成了一内环环路，所述内环环路与所述第一鉴频鉴相器PFD1、所述第一电荷泵CHP1、所述第一低通滤波器LPF1及所述第一压控振荡器VCO1共同形成了一外环环路，从而使得本发明锁相环***为嵌套型锁相环***结构，所述外环环路具有低带宽的特性，可以抑制所述输入时钟Fin的噪声，所述内环环路具有高带宽的特性，可以抑制所述第二压控振荡器VCO2的相位噪声，因此本发明锁相环***通过两个环路分别抑制了输入噪声与第二压控振荡器的相位噪声，从而在抑制锁相环***的噪声方面具有明显的优势。
本发明锁相环***较佳实施方式的连接关系如下：所述输入端及所属第一数字分频器DIV1的一端与所述第一鉴频鉴相器PFD1的一端相连，所述第一鉴频鉴相器PFD1的另一端与所述第一电荷泵CHP1的一端相连，所述第一电荷泵CHP1的另一端分别与所述第一低通滤波器LPF1及所述第一压控振荡器VCO1的一端相连，所述第一压控振荡器VCO1的另一端及所述第二数字分频器DIV2的一端与所述第二鉴频鉴相器PFD2的一端相连，所述第二鉴频鉴相器PFD2的另一端与所述第二电荷泵CHP2相连，所述第二电荷泵CHP2的另一端分别与所述第二低通滤波器LPF2及所述第二压控振荡器VCO2的一端相连，所述第二压控振荡器VCO2的另一端分别与所述第一数字分频器DIV1的另一端、所述第二数字分频器DIV2的另一端及所述输出端相连。
请参阅图3，本发明锁相环***的工作方法包括以下步骤：
步骤一：从所述输入端输入输入时钟Fin，并与第一反馈时钟Fb1一起作为所述第一鉴频鉴相器PFD1的输入，所述第一鉴频鉴相器PFD1将所述输入时钟Fin与所述第一反馈时钟Fb1进行相位比较，输出第一电荷泵控制信号Vup1、Vdn1；
步骤二：所述第一电荷泵控制信号Vup1、Vdn1控制所述第一电荷泵对所述第一低通滤波器进行充电或放电，以产生第一电压Vc1，同时，所述第一低通滤波器对所述第一电压Vc1进行滤波，以输出稳定的电压；
步骤三：所述第一电压Vc1作为所述第一压控振荡器VCO1的控制电压，所述第一压控振荡器VCO1将所述第一电压Vc1转换成内环输入时钟Fs；
步骤四：所述内环输入时钟Fs与第二反馈时钟Fb2一起作为所述第二鉴频鉴相器PFD2的输入，所述第二鉴频鉴相器PFD2将所述内环输入时钟Fs与所述第二反馈时钟Fb2进行相位比较，输出第二电荷泵控制信号Vup2、Vdn2；
步骤五：所述第二电荷泵控制信号Vup2、Vdn2控制所述第二电荷泵对所述第二低通滤波器进行充电或放电，以产生第二电压Vc2，同时，所述第二低通滤波器对所述第二电压Vc2进行滤波，以输出稳定的电压；
步骤六：所述第二电压Vc2作为所述第二压控振荡器VCO2的控制电压，所述第二压控振荡器VCO2将所述第二电压Vc2转换成锁相环的输出时钟Fout；
步骤七：所述输出时钟Fout经过所述第二数字分频器DIV2分频得到所述第二反馈时钟Fb2，所述第二反馈时钟Fb2通过所述第二鉴频鉴相器PFD2一直与所述内环输入时钟Fs比较，逐步调节内环，直至所述内环输入时钟Fs和所述第二反馈时钟Fb2的相位完全相同；
步骤八：所述输出时钟Fout经过所述第一数字分频器DIV1分频得到所述第一反馈时钟Fb1，所述第一反馈时钟Fb1通过所述第一鉴频鉴相器PFD1一直与所述输入时钟Fin进行相位比较，逐步调节外环，直至所述输入时钟Fin和所述第一反馈时钟Fb1的相位完全相同。

Claims (8)

1.一种锁相环***，其特征在于：所述锁相环***包括一输入端，一与所述输入端相连的第一鉴频鉴相器，一与所述第一鉴频鉴相器相连的第一电荷泵，一与所述第一电荷泵相连的第一低通滤波器，一与所述第一电荷泵及所述第一低通滤波器相连的第一压控振荡器，一与所述第一压控振荡器相连的第二鉴频鉴相器，一与所述第二鉴频鉴相器相连的第二电荷泵，一与所述第二电荷泵相连的第二低通滤波器，一与所述第二电荷泵及所述第二低通滤波器相连的第二压控振荡器，一与所述第二压控振荡器相连的输出端，一与所述第一鉴频鉴相器、所述第二压控振荡器及所述输出端相连的第一数字分频器，一与所述第二鉴频鉴相器、所述第二压控振荡器及所述输出端相连的第二数字分频器。
2.如权利要求1所述的锁相环***，其特征在于：所述第二鉴频鉴相器、所述第二电荷泵、所述第二低通滤波器、所述第二压控振荡器及所述第二数字分频器形成了一内环环路，所述内环环路与所述第一鉴频鉴相器、所述第一电荷泵、所述第一低通滤波器及所述第一压控振荡器共同形成一外环环路。
3.如权利要求2所述的锁相环***，其特征在于：本***为嵌套型结构。
4.如权利要求1所述的锁相环***，其特征在于：所述输入端及所属第一数字分频器的一端与所述第一鉴频鉴相器的一端相连，所述第一鉴频鉴相器的另一端与所述第一电荷泵的一端相连，所述第一电荷泵的另一端分别与所述第一低通滤波器及所述第一压控振荡器的一端相连，所述第一压控振荡器的另一端及所述第二数字分频器的一端与所述第二鉴频鉴相器的一端相连，所述第二鉴频鉴相器的另一端与所述第二电荷泵相连，所述第二电荷泵的另一端分别与所述第二低通滤波器及所述第二压控振荡器的一端相连，所述第二压控振荡器的另一端分别与所述第一数字分频器的另一端、所述第二数字分频器的另一端及所述输出端相连。
5.一种锁相环***的工作方法，其特征在于：所述锁相环***包括一输入端，一与所述输入端相连的第一鉴频鉴相器，一与所述第一鉴频鉴相器相连的第一电荷泵，一与所述第一电荷泵相连的第一低通滤波器，一与所述第一电荷泵及所述第一低通滤波器相连的第一压控振荡器，一与所述第一压控振荡器相连的第二鉴频鉴相器，一与所述第二鉴频鉴相器相连的第二电荷泵，一与所述第二电荷泵相连的第二低通滤波器，一与所述第二电荷泵及所述第二低通滤波器相连的第二压控振荡器，一与所述第二压控振荡器相连的输出端，一与所述第一鉴频鉴相器、所述第二压控振荡器及所述输出端相连的第一数字分频器，一与所述第二鉴频鉴相器、所述第二压控振荡器及所述输出端相连的第二数字分频器。
6.如权利要求5所述的锁相环***的工作方法，其特征在于：包括以下步骤：
所述输入端输入输入时钟Fin，并与第一反馈时钟Fb1一起作为所述第一鉴频鉴相器的输入，所述第一鉴频鉴相器将所述输入时钟Fin与所述第一反馈时钟Fb1进行相位比较，输出第一电荷泵控制信号Vup1、Vdn1；
所述第一电荷泵控制信号Vup1、Vdn1控制所述第一电荷泵对所述第一低通滤波器进行充电或放电，以产生第一电压Vc1，同时，所述第一低通滤波器对所述第一电压Vc1进行滤波，以输出稳定的电压；
所述第一电压Vc1作为所述第一压控振荡器的控制电压，所述第一压控振荡器将所述第一电压Vc1转换成内环输入时钟Fs；
所述内环输入时钟Fs与第二反馈时钟Fb2一起作为所述第二鉴频鉴相器的输入，所述第二鉴频鉴相器将所述内环输入时钟Fs与所述第二反馈时钟Fb2进行相位比较，输出第二电荷泵控制信号Vup2、Vdn2；
所述第二电荷泵控制信号Vup2、Vdn2控制所述第二电荷泵对所述第二低通滤波器进行充电或放电，以产生第二电压Vc2，同时，所述第二低通滤波器对所述第二电压Vc2进行滤波，以输出稳定的电压；
所述第二电压Vc2作为所述第二压控振荡器的控制电压，所述第二压控振荡器将所述第二电压Vc2转换成锁相环的输出时钟Fout；
所述输出时钟Fout经过所述第二数字分频器分频得到所述第二反馈时钟Fb2，所述第二反馈时钟Fb2通过所述第二鉴频鉴相器一直与所述内环输入时钟Fs比较，逐步调节内环，直至所述第二反馈时钟Fb2和所述内环输入时钟Fs相位完全相同；
所述输出时钟Fout经过所述第一数字分频器分频得到所述第一反馈时钟Fb1，所述第一反馈时钟Fb1通过所述第一鉴频鉴相器一直与所述输入时钟Fin进行相位比较，逐步调节外环，直至所述第一反馈时钟Fb1和所述输入时钟Fin相位完全相同。
7.如权利要求6所述的锁相环***的工作方法，其特征在于：所述第一电荷泵控制信号Vup1、Vdn1作为所述第一电荷泵的输入，控制所述第一电荷泵对所述第一低通滤波器进行充电或放电，以产生第一电压Vc1，并控制所述第一电压Vc1升高或降低，具体为当Vup1为高电平、Vdn1为低电平时，所述第一电荷泵对所述第一低通滤波器进行充电，升高所述第一电压Vc1；当Vup1为低电平、Vdn1为高电平时，所述第一电荷泵对所述第一低通滤波器进行放电，降低所述第一电压Vc1；在升高或降低所述第一电压Vc1的同时，所述第一低通滤波器对所述第一电压Vc1进行滤波，滤除所述第一电压Vc1的高频抖动，以输出稳定的电压。
8.如权利要求6所述的锁相环***的工作方法，其特征在于：所述第二电荷泵控制信号Vup2、Vdn2作为所述第二电荷泵的输入，控制所述第二电荷泵对所述第二低通滤波器进行充电或放电，以产生第二电压Vc2，并控制所述第二电压Vc2升高或降低，具体为当Vup2为高电平、Vdn2为低电平时，所述第二电荷泵对所述第二低通滤波器进行充电，升高所述第二电压Vc2；当Vup2为低电平、Vdn2为高电平时，所述第二电荷泵对所述第二低通滤波器进行放电，降低所述第二电压Vc2；在升高或降低所述第二电压Vc2的同时，所述第二低通滤波器对所述第二电压Vc2进行滤波，滤除所述第二电压Vc2的高频抖动，以输出稳定的电压。
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Cited By (2)

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Publication number Priority date Publication date Assignee Title
CN105207673A (zh) * 2015-10-26 2015-12-30 成都辰来科技有限公司 一种用于fpga芯片的高精度同步模块
CN109361501A (zh) * 2018-12-10 2019-02-19 重庆思柏高科技有限公司 一种用于可见光通信的时钟与数据恢复电路及方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105846817A (zh) * 2016-03-24 2016-08-10 中国电子科技集团公司第二十四研究所 一种带增益控制的下采样型鉴相器及电荷泵电路
CN105871372A (zh) * 2016-03-24 2016-08-17 中国电子科技集团公司第二十四研究所 防止带内噪声被放大至分频比的平方倍的下采样锁相环
KR102469133B1 (ko) * 2018-03-07 2022-11-22 에스케이하이닉스 주식회사 지연 회로

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1203708A (zh) * 1995-11-30 1998-12-30 亚特兰大科技公司 带前馈的高稳定频率合成器环路
US6275553B1 (en) * 1998-02-12 2001-08-14 Nec Corporation Digital PLL circuit and clock generation method
CN101860362A (zh) * 2010-06-21 2010-10-13 苏州橙芯微电子科技有限公司 低抖动高频差锁频锁相双环调节方法及其电学架构
CN102158227A (zh) * 2010-02-11 2011-08-17 奇景光电股份有限公司 非整数n型锁相回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5727037A (en) * 1996-01-26 1998-03-10 Silicon Graphics, Inc. System and method to reduce phase offset and phase jitter in phase-locked and delay-locked loops using self-biased circuits
DE10147963A1 (de) * 2001-09-28 2003-04-30 Infineon Technologies Ag Abgleichverfahren für eine nach dem Zwei-Punkt-Prinzip arbeitende PLL-Schaltung und PLL-Schaltung mit einer Abgleichvorrichtung
US6864753B2 (en) * 2002-06-11 2005-03-08 The Regents Of The University Of California Stabilization technique for phase-locked frequency synthesizers
GB0724917D0 (en) * 2007-12-20 2008-01-30 Nokia Corp A transmitter
US8054114B2 (en) * 2010-01-20 2011-11-08 Himax Technologies Limited Fractional-N phase-locked loop
KR20120063864A (ko) * 2010-12-08 2012-06-18 한국전자통신연구원 차동 제어 위상 고정 루프 회로
US8629700B2 (en) * 2012-01-19 2014-01-14 Qualcomm Incorporated Capacitive multiplication in a phase locked loop
JP5811937B2 (ja) * 2012-04-16 2015-11-11 株式会社ソシオネクスト Ｐｌｌ回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1203708A (zh) * 1995-11-30 1998-12-30 亚特兰大科技公司 带前馈的高稳定频率合成器环路
US6275553B1 (en) * 1998-02-12 2001-08-14 Nec Corporation Digital PLL circuit and clock generation method
CN102158227A (zh) * 2010-02-11 2011-08-17 奇景光电股份有限公司 非整数n型锁相回路
CN101860362A (zh) * 2010-06-21 2010-10-13 苏州橙芯微电子科技有限公司 低抖动高频差锁频锁相双环调节方法及其电学架构

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105207673A (zh) * 2015-10-26 2015-12-30 成都辰来科技有限公司 一种用于fpga芯片的高精度同步模块
CN105207673B (zh) * 2015-10-26 2018-02-06 成都辰来科技有限公司 一种用于fpga芯片的高精度同步模块
CN109361501A (zh) * 2018-12-10 2019-02-19 重庆思柏高科技有限公司 一种用于可见光通信的时钟与数据恢复电路及方法
CN109361501B (zh) * 2018-12-10 2021-04-27 重庆思柏高科技有限公司 一种用于可见光通信的时钟与数据恢复电路及方法

Also Published As

Publication number Publication date
US20140176204A1 (en) 2014-06-26

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