CN102832139B - 四侧无引脚扁平封装体的封装方法及封装体 - Google Patents
四侧无引脚扁平封装体的封装方法及封装体 Download PDFInfo
- Publication number
- CN102832139B CN102832139B CN201210284822.8A CN201210284822A CN102832139B CN 102832139 B CN102832139 B CN 102832139B CN 201210284822 A CN201210284822 A CN 201210284822A CN 102832139 B CN102832139 B CN 102832139B
- Authority
- CN
- China
- Prior art keywords
- packaging body
- packaging
- processing
- metallic plate
- salient point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 205
- 238000000034 method Methods 0.000 title claims abstract description 51
- 238000005530 etching Methods 0.000 claims abstract description 23
- 239000002184 metal Substances 0.000 claims abstract description 20
- 238000003466 welding Methods 0.000 claims abstract description 17
- 238000005516 engineering process Methods 0.000 claims description 64
- 238000009713 electroplating Methods 0.000 claims description 40
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 31
- 238000012856 packing Methods 0.000 claims description 22
- 229910000679 solder Inorganic materials 0.000 claims description 13
- 239000006071 cream Substances 0.000 claims description 12
- 238000010992 reflux Methods 0.000 claims description 12
- 238000012536 packaging technology Methods 0.000 claims description 8
- 229910000831 Steel Inorganic materials 0.000 claims description 7
- 239000011241 protective layer Substances 0.000 claims description 7
- 239000010959 steel Substances 0.000 claims description 7
- 238000007747 plating Methods 0.000 claims description 3
- 230000005855 radiation Effects 0.000 abstract 1
- 239000006185 dispersion Substances 0.000 description 7
- 238000005538 encapsulation Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000003854 Surface Print Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000004064 recycling Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4828—Etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4828—Etching
- H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
- H01L2224/48249—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item the bond pad protruding from the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Packaging Frangible Articles (AREA)
- Packaging Of Annular Or Rod-Shaped Articles, Wearing Apparel, Cassettes, Or The Like (AREA)
Abstract
本发明公开了一种四侧无引脚扁平封装体的封装方法及封装体,属于封装技术领域。方法包括:在金属板的上表面蚀刻加工出所需的凹槽,形成焊线台、器件台及凸点;将凸点加工至预设高度,并在器件台上组装器件,连接器件及焊线台;塑封加工后的金属板,形成封装体,并使加工后的凸点表面裸露在封装体的上表面,形成顶部引脚;在封装体的下表面蚀刻加工出所需的底部引脚,得到四侧无引脚扁平封装体。本发明通过形成具有顶部引脚的QFN封装体,在利用QFN封装的良好电气性能、散热性能的同时,实现将大的无源器件堆叠在QFN封装体之上,在有效提高内部、外部焊点可靠性的同时,简化封装体结构;通过顶部引脚可实现多个器件的堆叠,克服了器件堆叠的局限性。
Description
技术领域
本发明涉及封装技术领域,特别涉及一种四侧无引脚扁平封装体的封装方法及封装体。
背景技术
现今,终端消费品到***设备,PCB(Printed Circuit Board,印制电路板)上的电子元器件的密度越来越高,要求在同样甚至更小的空间内安装更多的电子元器件,对电子元器件小型化的需求越来越强烈。QFN(Quad Flat Non-leaded package,四侧无引脚扁平封装)由于尺寸小、体积小及良好的热、电气性能近年来逐步得到广泛应用。
现有技术中,存在两种QFN封装体,一种是PiP(Package in Package,封装体内堆叠封装)的QFN封装形式,其采用两次塑封的方式,实现了在一个封装体内部堆叠多个器件的封装结构;另一种是PoP(Package on Package,封装体上堆叠封装体)的QFN封装形式,其采用研磨等手段在下封装体上部形成裸露的可焊接的引脚表面,实现了在一个封装体上部堆叠其他封装体的封装结构。
在实现本发明的过程中,发明人发现现有技术至少存在以下问题:
现有技术虽然也实现了两层堆叠,但堆叠的器件层数仍然有限,具有一定的局限性,且由于堆叠的器件均内置于封装体内,导致内部焊点的可靠性较差,且结构不够简洁。
发明内容
有鉴于此,本发明实施例提供了一种四侧无引脚扁平封装体的封装方法及封装体,以解决器件堆叠的局限性,内部焊点的可靠性较差,结构不够简洁的问题。所述技术方案如下:
一方面,提供了一种四侧无引脚扁平封装体的封装方法,所述方法包括:
在金属板的上表面蚀刻加工出所需的凹槽,形成焊线台、器件台及凸点;
在除凸点表面之外的金属板的上表面形成保护层,使所述凸点的表面裸露;
采用电镀工艺将所述凸点加工至预设高度,采用电镀工艺在金属板上电镀预设厚度的用于装片和打线的金属层,并在所述器件台上组装器件,连接所述器件及所述焊线台;
塑封加工后的金属板,形成封装体,并使加工后的凸点表面裸露在所述封装体的上表面,形成顶部引脚;
在所述封装体的下表面蚀刻加工出所需的底部引脚,得到四侧无引脚扁平封装体。
其中,所述采用电镀工艺将所述凸点加工至预设高度,具体为:
采用电镀工艺在所述凸点表面电镀生长出预设高度的凸点。
可选地,所述采用电镀工艺将所述凸点加工至预设高度,具体为:
采用电镀工艺在所述凸点表面形成焊接表面,并在所述焊接表面印刷锡膏后,通过所述锡膏焊接金属柱,使所述凸点达到预设高度。
可选地,所述塑封加工后的金属板,形成封装体,并使加工后的凸点表面裸露在所述封装体的上表面,形成顶部引脚,具体为:
采用有保护膜的封装工艺对所述加工后的金属板进行塑封,形成封装体,并在塑封之后去除所述保护膜,使所述加工后的凸点表面裸露在所述封装体的上表面,形成顶部引脚。
可选地,所述塑封加工后的金属板,形成封装体,并使加工后的凸点表面裸露在所述封装体的上表面,形成顶部引脚,具体为:
塑封所述加工后的金属板,形成封装体,并刻蚀所述封装体的上表面,使所述加工后的凸点表面裸露;
采用电镀工艺在裸露的凸点表面形成焊接表面,在所述焊接表面种植锡球,并利用高温回流技术使所述锡球在所述封装体的上表面形成顶部引脚。
可选地,所述塑封加工后的金属板,形成封装体,并使加工后的凸点表面裸露在所述封装体的上表面,形成顶部引脚,具体为:
塑封所述加工后的金属板,形成封装体,并刻蚀所述封装体的上表面,使所述加工后的凸点表面裸露;
采用电镀工艺在裸露的凸点表面形成焊接表面,通过钢网印锡技术在所述焊接表面印刷锡膏,并利用高温回流技术使所述锡膏在所述封装体的上表面形成顶部引脚。
另一方面,还提供了一种四侧无引脚扁平封装体,所述封装体包括:金属板、器件、焊线、塑封体、用于焊接电子元器件的顶部引脚和底部引脚;
其中,所述塑封体将所述金属板、器件、焊线、顶部引脚和底部引脚塑封于一体;
所述金属板上设有采用电镀工艺电镀的预设厚度的用于装片和打线的金属层;
所述器件和所述焊线相连接,且焊接于所述封装体内的金属板上;
所述顶部引脚外露于所述封装体的上表面,所述顶部引脚由通过电镀工艺加工至预设高度的凸点形成,且所述凸点刻蚀在所述金属板的上表面,所述金属板上除所述凸点表面之外的其余部分覆盖有保护层;
所述底部引脚外露于所述封装体的下表面。
其中,所述器件包括芯片、无源器件或倒装芯片。
本发明实施例提供的技术方案带来的有益效果是:
通过形成具有顶部引脚的可用于器件堆叠的QFN封装体,在利用QFN封装的良好电气性能、散热性能的同时,可以实现将大的无源器件堆叠在QFN封装体之上,在有效提高内部、外部焊点可靠性的同时,还可简化封装体结构;另外,由于通过顶部引脚可实现多个器件的堆叠,进而克服了器件堆叠的局限性。
附图说明
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1是本发明实施例一提供的一种四侧无引脚扁平封装体的封装方法流程图;
图2是本发明实施例二提供的一种四侧无引脚扁平封装体的封装方法流程图;
图3是本发明实施例二提供的一种四侧无引脚扁平封装体的封装过程示意图;
图4是本发明实施例三提供的一种四侧无引脚扁平封装体的封装方法流程图;
图5是本发明实施例三提供的一种四侧无引脚扁平封装体的封装过程示意图;
图6是本发明实施例四提供的一种四侧无引脚扁平封装体的封装方法流程图;
图7是本发明实施例四提供的一种四侧无引脚扁平封装体的封装过程示意图;
图8是本发明实施例五提供的一种四侧无引脚扁平封装体的封装方法流程图;
图9是本发明实施例五提供的一种四侧无引脚扁平封装体的封装过程示意图;
图10是本发明实施例六提供的一种四侧无引脚扁平封装体的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚,下面将结合附图对本发明实施方式作进一步地详细描述。
实施例一
本实施例提供了一种四侧无引脚扁平封装体的封装方法,参见图1,本实施例提供的方法流程具体如下:
101:在金属板的上表面蚀刻加工出所需的凹槽,形成焊线台、器件台及凸点;
102:将凸点加工至预设高度,并在器件台上组装器件,连接器件及焊线台;
可选地,将凸点加工至预设高度之前,还包括:
在除凸点表面之外的金属板的上表面形成保护层,使凸点的表面裸露。
其中,将凸点加工至预设高度,具体包括但不限于:
采用电镀工艺在凸点表面电镀生长出预设高度的凸点。
可选地,将凸点加工至预设高度,具体包括但不限于:
采用电镀工艺在凸点表面形成焊接表面,并在焊接表面印刷锡膏后,通过锡膏焊接金属柱,使凸点达到预设高度。
可选地,在器件台上组装器件,并连接器件及焊线台之前,还包括:
采用电镀工艺在金属板上电镀预设厚度的用于装片和打线的金属层。
103:塑封加工后的金属板,形成封装体,并使加工后的凸点表面裸露在封装体的上表面,形成顶部引脚;
针对该步骤,塑封加工后的金属板,形成封装体,并使加工后的凸点表面裸露在封装体的上表面,形成顶部引脚,具体包括但不限于:
采用有保护膜的封装工艺对加工后的金属板进行塑封,形成封装体,并在塑封之后去除保护膜,使加工后的凸点表面裸露在封装体的上表面,形成顶部引脚。
可选地,塑封加工后的金属板,形成封装体,并使加工后的凸点表面裸露在封装体的上表面,形成顶部引脚,具体包括但不限于:
塑封加工后的金属板,形成封装体,并刻蚀封装体的上表面,使加工后的凸点表面裸露;
采用电镀工艺在裸露的凸点表面形成焊接表面,在焊接表面种植锡球,并利用高温回流技术使锡球在封装体的上表面形成顶部引脚。
可选地,塑封加工后的金属板,形成封装体,并使加工后的凸点表面裸露在封装体的上表面,形成顶部引脚,具体包括但不限于:
塑封加工后的金属板,形成封装体,并刻蚀封装体的上表面,使加工后的凸点表面裸露;
采用电镀工艺在裸露的凸点表面形成焊接表面,通过钢网印锡技术在焊接表面印刷锡膏,并利用高温回流技术使锡膏在封装体的上表面形成顶部引脚。
104:在封装体的下表面蚀刻加工出所需的底部引脚,得到四侧无引脚扁平封装体。
本实施例提供的方法,通过形成具有顶部引脚的可用于器件堆叠的QFN封装体,在利用QFN封装的良好电气性能、散热性能的同时,可以实现将大的无源器件堆叠在QFN封装体之上,在有效提高内部、外部焊点可靠性的同时,还可简化封装体结构;另外,由于通过顶部引脚可实现多个器件的堆叠,进而克服了器件堆叠的局限性。
为了更加清楚地阐述上述实施例提供的方法,结合上述内容,以如下实施例二至实施例五为例,对四侧无引脚扁平封装体的封装方法进行详细的说明,详见如下实施例二至五:
实施例二
本实施例提供了一种四侧无引脚扁平封装体的封装方法,为了便于说明,结合上述实施例一的内容,本实施例以采用电镀工艺将凸点加工至预设高度,且采用有保护膜的封装工艺进行塑封为例,对封装方法进行举例说明。参见图2,本实施例提供的方法流程具体如下:
201:在金属板的上表面蚀刻加工出所需的凹槽,形成焊线台、器件台及凸点;
针对该步骤,在金属板的上表面蚀刻加工出所需的凹槽时,可利用现有的光刻胶程序在金属板的上表面形成一个图案化的光刻胶图形,再利用适当的蚀刻液,在金属板的上表面蚀刻加工出所需的凹槽,如图3(A)所示。图3(A)中,1为凸点,2为焊线台,3为器件台。
202:采用电镀工艺在凸点表面电镀生长出预设高度的凸点,并在器件台上组装器件,连接器件及焊线台;
具体地,为了便于该步骤采用电镀工艺在凸点表面电镀生长出预设高度的凸点,本实施例提供的方法在该步骤202之前,还包括:在凸点表面之外的金属板的上表面形成保护层的过程。具体实现时,可利用光刻胶程序在图3中(A)所示的凸点表面之外的金属板的上表面形成保护层,仅仅使凸点的表面金属裸露,便于后续电镀。
利用现有的选择电镀工艺在凸点表面继续电镀生长出预设高度的凸点时,本实施例不对预设高度的具体大小进行限定,具体可根据实际情况进行设定。凸点生长至预设高度后的金属板可如图3(B)所示。
在器件台上组装器件,连接器件及焊线台之前,可利用现有选择电镀技术在图3(B)的金属板上电镀指定厚度的用于装片和打线的金属层(未画出)。利用现有的装片,在器件台上组装好器件,并利用现有的打线技术打线连接器件和焊线台,如图3(C)所示。
203:采用有保护膜的封装工艺对加工后的金属板进行塑封,形成封装体,并在塑封之后去除保护膜,使加工后的凸点表面裸露在封装体的上表面,形成顶部引脚;
针对该步骤,采用有保护膜的封装工艺对加工后的金属板进行塑封时,可利用现有的有保护膜的塑封工艺,将如图3(C)的组合体塑封,塑封后的封装体如图3(D)。由于有保护膜的保护,在塑封之后,由电镀生长的凸点将暴露在封装体塑封的表面,因此,可使加工后的凸点表面裸露在封装体的上表面,形成顶部引脚,如图3(E)。
204:在封装体的下表面蚀刻加工出所需的底部引脚,得到四侧无引脚扁平封装体。
具体地,在封装体的下表面蚀刻加工出所需的底部引脚时,同样可利用现有的光刻胶程序在上述图3(E)封装体的下表面蚀刻加工出所需形状的图形,利用适当的蚀刻液蚀刻,形成最终所需的底部引脚,如图3(F)所示。
本实施例提供的方法,通过形成具有顶部引脚的可用于器件堆叠的QFN封装体,在利用QFN封装的良好电气性能、散热性能的同时,可以实现将大的无源器件堆叠在QFN封装体之上,在有效提高内部、外部焊点可靠性的同时,还可简化封装体结构;另外,由于通过顶部引脚可实现多个器件的堆叠,进而克服了器件堆叠的局限性。
实施例三
本实施例提供了一种四侧无引脚扁平封装体的封装方法,为了便于说明,结合上述实施例一的内容,本实施例以采用电镀工艺将凸点加工至预设高度,且通过利用高温回流技术在封装体表面形成顶部引脚的方式为例,对封装方法进行举例说明。参见图4,本实施例提供的方法流程具体如下:
401:在金属板的上表面蚀刻加工出所需的凹槽,形成焊线台、器件台及凸点;
该步骤具体可采用上述实施例二中步骤201的实现方式,得到如图5(A)所示结构,详见上述实施例二中步骤201的相关描述,此处不再赘述。
402:采用电镀工艺在凸点表面电镀生长出预设高度的凸点,并在器件台上组装器件,连接器件及焊线台;
该步骤具体可采用上述实施例二中步骤202的实现方式,得到如图5(B)所示结构,详见上述实施例二中步骤202的相关描述,此处不再赘述。
403:塑封加工后的金属板,形成封装体,并刻蚀封装体的上表面,使加工后的凸点表面裸露,并采用电镀工艺在裸露的凸点表面形成焊接表面;
针对该步骤,可利用现有的封装塑封工艺,将如图5(B)所示的组合体进行塑封,形成如图5(C)所示的封装体。之后再利用现有的激光刻蚀技术,刻蚀掉特定位置的一定厚度的封装体,使内部的引脚裸露出来,得到如图5(D)所示结构。且为了后续能够得到预设高度的凸点,利用清洁、选择电镀技术在露处的顶部引脚上形成一个可焊接的表面(未画出)。
404:在焊接表面种植锡球或通过钢网印锡技术在焊接表面印刷锡膏,并利用高温回流技术使锡球或锡膏在封装体的上表面形成顶部引脚;
具体地,利用现有的种植锡球技术,在裸露的顶部引脚处种植锡球,如图5(E)所示。或者,利用现有的高温回流技术使锡球在露处的顶部引脚的上表面形成可用于和其他外部器件焊接的顶部引脚,如图5(E)所示。或利用现有的钢网印锡技术,在上述如图5(D)所示的组合体顶部的引脚印刷锡膏,经过现有的高温回流技术,使锡膏在露处的顶部引脚的上表面形成可用于和其他外部模块焊接的顶部引脚,如图5(E)所示。
405:在封装体的下表面蚀刻加工出所需的底部引脚,得到四侧无引脚扁平封装体。
该步骤具体可采用上述实施例二中步骤204的实现方式,详见上述实施例二中步骤204的相关描述,此处不再赘述。
本实施例提供的方法,通过形成具有顶部引脚的可用于器件堆叠的QFN封装体,在利用QFN封装的良好电气性能、散热性能的同时,可以实现将大的无源器件堆叠在QFN封装体之上,在有效提高内部、外部焊点可靠性的同时,还可简化封装体结构;另外,由于通过顶部引脚可实现多个器件的堆叠,进而克服了器件堆叠的局限性。
实施例四
本实施例提供了一种四侧无引脚扁平封装体的封装方法,为了便于说明,结合上述实施例一的内容,本实施例以采用电镀工艺及通过焊接金属柱的方式将凸点加工至预设高度,且采用有保护膜的封装工艺进行塑封为例,对封装方法进行举例说明。参见图6,本实施例提供的方法流程具体如下:
601:在金属板的上表面蚀刻加工出所需的凹槽,形成焊线台、器件台及凸点;
该步骤具体可采用上述实施例二中步骤201的实现方式,得到如图7(A)所示的结构,详见上述实施例二中步骤201的相关描述,此处不再赘述。
602:采用电镀工艺在凸点表面形成焊接表面,并在焊接表面印刷锡膏后,通过锡膏焊接金属柱,使凸点达到预设高度,并在器件台上组装器件,连接器件及焊线台;
针对该步骤,利用选择电镀技术在图7(A)所示的凸点上形成可焊的表面,利用现有的钢网印刷技术,在可焊的表面印刷一层锡膏,再利用SMT(Surface Mount Technology,表面装配技术)在凸点上装配特定高度的金属柱,得到预设高度的凸点,如图7(B)所示。之后采用如上述实施例二中步骤202描述的组装器件及连接器件与焊线的方式,在器件台上组装器件,并连接器件及焊线台,得到如图7(C)所示的结构。
603:采用有保护膜的封装工艺对加工后的金属板进行塑封,形成封装体,并在塑封之后去除保护膜,使加工后的凸点表面裸露在封装体的上表面,形成顶部引脚;
该步骤具体可采用上述实施例二中步骤203的实现方式,得到如图7(D)至图7(E)所示结构,详见上述实施例二中步骤203的相关描述,此处不再赘述。
604:在封装体的下表面蚀刻加工出所需的底部引脚,得到四侧无引脚扁平封装体。
该步骤具体可采用上述实施例二中步骤204的实现方式,得到如图7(F)所示结构,详见上述实施例二中步骤204的相关描述,此处不再赘述。
本实施例提供的方法,通过形成具有顶部引脚的可用于器件堆叠的QFN封装体,在利用QFN封装的良好电气性能、散热性能的同时,可以实现将大的无源器件堆叠在QFN封装体之上,在有效提高内部、外部焊点可靠性的同时,还可简化封装体结构;另外,由于通过顶部引脚可实现多个器件的堆叠,进而克服了器件堆叠的局限性。
实施例五
本实施例提供了一种四侧无引脚扁平封装体的封装方法,为了便于说明,结合上述实施例一的内容,本实施例以采用电镀工艺及通过焊接金属柱的方式将凸点加工至预设高度,且通过利用高温回流技术在封装体表面形成顶部引脚的方式为例,对封装方法进行举例说明。参见图8,本实施例提供的方法流程具体如下:
801:在金属板的上表面蚀刻加工出所需的凹槽,形成焊线台、器件台及凸点;
该步骤具体可采用上述实施例二中步骤201的实现方式,得到如图9(A)所示结构,详见上述实施例二中步骤201的相关描述,此处不再赘述。
802:采用电镀工艺在凸点表面形成焊接表面,并在焊接表面印刷锡膏后,通过锡膏焊接金属柱,使凸点达到预设高度,并在器件台上组装器件,连接器件及焊线台;
该步骤具体可采用上述实施例四中步骤602的实现方式,得到如图9(B)所示结构,详见上述实施例四中步骤602的相关描述,此处不再赘述。
803:塑封加工后的金属板,形成封装体,并刻蚀封装体的上表面,使加工后的凸点表面裸露,并采用电镀工艺在裸露的凸点表面形成焊接表面;
该步骤具体可采用上述实施例三中步骤403的实现方式,得到如图9(C)至图9(D)所示结构,详见上述实施例三中步骤403的相关描述,此处不再赘述。
804:在焊接表面种植锡球或通过钢网印锡技术在焊接表面印刷锡膏,并利用高温回流技术使锡球或锡膏在封装体的上表面形成顶部引脚;
该步骤具体可采用上述实施例三中步骤404的实现方式,得到如图9(E)所示结构,详见上述实施例三中步骤404的相关描述,此处不再赘述。
805:在封装体的下表面蚀刻加工出所需的底部引脚,得到四侧无引脚扁平封装体。
该步骤具体可采用上述实施例二中步骤204的实现方式,得到如图9(F)所示结构,详见上述实施例二中步骤204的相关描述,此处不再赘述。
本实施例提供的方法,通过形成具有顶部引脚的可用于器件堆叠的QFN封装体,在利用QFN封装的良好电气性能、散热性能的同时,可以实现将大的无源器件堆叠在QFN封装体之上,在有效提高内部、外部焊点可靠性的同时,还可简化封装体结构;另外,由于通过顶部引脚可实现多个器件的堆叠,进而克服了器件堆叠的局限性。
实施例六
本实施例提供了一种四侧无引脚扁平封装体,参见图10,该封装体包括:金属板1001、器件1002、焊线1003、塑封体1004、用于焊接电子元器件的顶部引脚1005和底部引脚1006;
其中,塑封体1004将金属板1001、器件1002、焊线1003、顶部引脚1005和底部引脚1006塑封于一体;
器件1002和焊线1003相连接,且焊接于封装体内的金属板1001上;
顶部引脚1005外露于封装体的上表面;底部引脚1006外露于封装体的下表面。
需要说明的是,图10仅为本实施例提供的封装体的一种结构,本实施例提供的封装体还可如图5中(F)、图7中(F)和图9中(F)所示,除此之外,还可以有其它形状及内部结构,本实施例不对封装体的具体形状及内部结构进行限定。
另外,本实施例及上述各实施例提及到的器件包括芯片,无源器件,或倒装芯片等等,本实施例不对具体为哪种器件进行限定,且器件台的形状除如上述各图所示的形状外,还可以有其他形状,本实施例对此不作具体限定。
本实施例提供的封装体,通过外露于封装体表面的顶部引脚可用于器件堆叠,在利用QFN封装的良好电气性能、散热性能的同时,可以实现将大的无源器件堆叠在QFN封装体之上,在有效提高内部、外部焊点可靠性的同时,还可简化封装体结构;另外,由于通过顶部引脚可实现多个器件的堆叠,进而克服了器件堆叠的局限性。
上述本发明实施例序号仅仅为了描述,不代表实施例的优劣。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成,也可以通过程序来指令相关的硬件完成,所述的程序可以存储于一种计算机可读存储介质中,上述提到的存储介质可以是只读存储器,磁盘或光盘等。
以上所述仅为本发明的较佳实施例,并不用以限制本发明,凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (8)
1.一种四侧无引脚扁平封装体的封装方法,其特征在于,所述方法包括:
在金属板的上表面蚀刻加工出所需的凹槽,形成焊线台、器件台及凸点;
在除凸点表面之外的金属板的上表面形成保护层,使所述凸点的表面裸露;
采用电镀工艺将所述凸点加工至预设高度,采用电镀工艺在金属板上电镀预设厚度的用于装片和打线的金属层,并在所述器件台上组装器件,连接所述器件及所述焊线台;
塑封加工后的金属板,形成封装体,并使加工后的凸点表面裸露在所述封装体的上表面,形成顶部引脚;
在所述封装体的下表面蚀刻加工出所需的底部引脚,得到四侧无引脚扁平封装体。
2.根据权利要求1所述的方法,其特征在于,所述采用电镀工艺将所述凸点加工至预设高度,具体为:
采用电镀工艺在所述凸点表面电镀生长出预设高度的凸点。
3.根据权利要求1所述的方法,其特征在于,所述采用电镀工艺将所述凸点加工至预设高度,具体为:
采用电镀工艺在所述凸点表面形成焊接表面,并在所述焊接表面印刷锡膏后,通过所述锡膏焊接金属柱,使所述凸点达到预设高度。
4.根据权利要求1或2或3所述的方法,其特征在于,所述塑封加工后的金属板,形成封装体,并使加工后的凸点表面裸露在所述封装体的上表面,形成顶部引脚,具体为:
采用有保护膜的封装工艺对所述加工后的金属板进行塑封,形成封装体,并在塑封之后去除所述保护膜,使所述加工后的凸点表面裸露在所述封装体的上表面,形成顶部引脚。
5.根据权利要求1或2或3所述的方法,其特征在于,所述塑封加工后的金属板,形成封装体,并使加工后的凸点表面裸露在所述封装体的上表面,形成顶部引脚,具体为:
塑封所述加工后的金属板,形成封装体,并刻蚀所述封装体的上表面,使所述加工后的凸点表面裸露;
采用电镀工艺在裸露的凸点表面形成焊接表面,在所述焊接表面种植锡球,并利用高温回流技术使所述锡球在所述封装体的上表面形成顶部引脚。
6.根据权利要求1或2或3所述的方法,其特征在于,所述塑封加工后的金属板,形成封装体,并使加工后的凸点表面裸露在所述封装体的上表面,形成顶部引脚,具体为:
塑封所述加工后的金属板,形成封装体,并刻蚀所述封装体的上表面,使所述加工后的凸点表面裸露;
采用电镀工艺在裸露的凸点表面形成焊接表面,通过钢网印锡技术在所述焊接表面印刷锡膏,并利用高温回流技术使所述锡膏在所述封装体的上表面形成顶部引脚。
7.一种四侧无引脚扁平封装体,其特征在于,所述封装体包括:金属板、器件、焊线、塑封体、用于焊接电子元器件的顶部引脚和底部引脚;
其中,所述塑封体将所述金属板、器件、焊线、顶部引脚和底部引脚塑封于一体;
所述金属板上设有采用电镀工艺电镀的预设厚度的用于装片和打线的金属层;
所述器件和所述焊线相连接,且焊接于所述封装体内的金属板上;
所述顶部引脚外露于所述封装体的上表面,所述顶部引脚由通过电镀工艺加工至预设高度的凸点形成,且所述凸点刻蚀在所述金属板的上表面,所述金属板上除所述凸点表面之外的其余部分覆盖有保护层;
所述底部引脚外露于所述封装体的下表面。
8.根据权利要求7所述的封装体,其特征在于,所述器件包括芯片、无源器件或倒装芯片。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201210284822.8A CN102832139B (zh) | 2012-08-10 | 2012-08-10 | 四侧无引脚扁平封装体的封装方法及封装体 |
EP13756799.6A EP2733727B1 (en) | 2012-08-10 | 2013-04-25 | Packaging method of quad flat non-leaded package |
JP2014528850A JP5881829B2 (ja) | 2012-08-10 | 2013-04-25 | クワッドフラットノーリードパッケージ体をパッケージングする方法、及びパッケージ体 |
PCT/CN2013/074736 WO2014023113A1 (zh) | 2012-08-10 | 2013-04-25 | 四侧无引脚扁平封装体的封装方法及封装体 |
US14/224,202 US9224620B2 (en) | 2012-08-10 | 2014-03-25 | Method for packaging quad flat non-leaded package body, and package body |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201210284822.8A CN102832139B (zh) | 2012-08-10 | 2012-08-10 | 四侧无引脚扁平封装体的封装方法及封装体 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102832139A CN102832139A (zh) | 2012-12-19 |
CN102832139B true CN102832139B (zh) | 2015-05-06 |
Family
ID=47335211
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201210284822.8A Active CN102832139B (zh) | 2012-08-10 | 2012-08-10 | 四侧无引脚扁平封装体的封装方法及封装体 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9224620B2 (zh) |
EP (1) | EP2733727B1 (zh) |
JP (1) | JP5881829B2 (zh) |
CN (1) | CN102832139B (zh) |
WO (1) | WO2014023113A1 (zh) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102832139B (zh) | 2012-08-10 | 2015-05-06 | 华为技术有限公司 | 四侧无引脚扁平封装体的封装方法及封装体 |
CN105205301B (zh) * | 2014-06-27 | 2019-01-18 | 中兴通讯股份有限公司 | Qfn封装焊点形态的预测方法和装置 |
CN105161425A (zh) * | 2015-07-30 | 2015-12-16 | 南通富士通微电子股份有限公司 | 半导体叠层封装方法 |
CN105097569A (zh) * | 2015-07-30 | 2015-11-25 | 南通富士通微电子股份有限公司 | 半导体叠层封装方法 |
CN105161424A (zh) * | 2015-07-30 | 2015-12-16 | 南通富士通微电子股份有限公司 | 半导体叠层封装方法 |
CN114093837B (zh) * | 2021-10-14 | 2023-06-13 | 广东气派科技有限公司 | exposed lead从顶部引出的QFN/LGA的封装结构及其制造方法 |
TWI814612B (zh) * | 2022-10-12 | 2023-09-01 | 創新服務股份有限公司 | 基板之電子元件植入方法及裝置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101325191A (zh) * | 2007-06-13 | 2008-12-17 | 南茂科技股份有限公司 | 芯片上具有图案的四方扁平无引脚封装结构 |
CN101471307A (zh) * | 2007-12-29 | 2009-07-01 | 三星电子株式会社 | 半导体封装体及其制造方法 |
CN101764127A (zh) * | 2008-12-23 | 2010-06-30 | 日月光封装测试(上海)有限公司 | 无外引脚的半导体封装体及其堆迭构造 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7504716B2 (en) * | 2005-10-26 | 2009-03-17 | Texas Instruments Incorporated | Structure and method of molded QFN device suitable for miniaturization, multiple rows and stacking |
SG140574A1 (en) * | 2006-08-30 | 2008-03-28 | United Test & Assembly Ct Ltd | Method of producing a semiconductor package |
JP4533875B2 (ja) * | 2006-09-12 | 2010-09-01 | 株式会社三井ハイテック | 半導体装置およびこの半導体装置に使用するリードフレーム製品並びにこの半導体装置の製造方法 |
JP4274290B2 (ja) * | 2006-11-28 | 2009-06-03 | 国立大学法人九州工業大学 | 両面電極構造の半導体装置の製造方法 |
CN101325190A (zh) * | 2007-06-13 | 2008-12-17 | 南茂科技股份有限公司 | 导线架上具有图案的四方扁平无引脚封装结构 |
TW200924087A (en) * | 2007-11-19 | 2009-06-01 | Advanced Semiconductor Eng | Chip structure, substrate structure, chip package structure and process thereof |
US20110042794A1 (en) * | 2008-05-19 | 2011-02-24 | Tung-Hsien Hsieh | Qfn semiconductor package and circuit board structure adapted for the same |
US8476775B2 (en) * | 2009-12-17 | 2013-07-02 | Stats Chippac Ltd. | Integrated circuit packaging system with embedded interconnect and method of manufacture thereof |
US20110163430A1 (en) * | 2010-01-06 | 2011-07-07 | Advanced Semiconductor Engineering, Inc. | Leadframe Structure, Advanced Quad Flat No Lead Package Structure Using the Same, and Manufacturing Methods Thereof |
US8349658B2 (en) * | 2010-05-26 | 2013-01-08 | Stats Chippac, Ltd. | Semiconductor device and method of forming conductive posts and heat sink over semiconductor die using leadframe |
US8076184B1 (en) * | 2010-08-16 | 2011-12-13 | Stats Chippac, Ltd. | Semiconductor device and method of forming wafer-level multi-row etched leadframe with base leads and embedded semiconductor die |
US8969136B2 (en) * | 2011-03-25 | 2015-03-03 | Stats Chippac Ltd. | Integrated circuit packaging system for electromagnetic interference shielding and method of manufacture thereof |
CN102832139B (zh) * | 2012-08-10 | 2015-05-06 | 华为技术有限公司 | 四侧无引脚扁平封装体的封装方法及封装体 |
-
2012
- 2012-08-10 CN CN201210284822.8A patent/CN102832139B/zh active Active
-
2013
- 2013-04-25 EP EP13756799.6A patent/EP2733727B1/en active Active
- 2013-04-25 JP JP2014528850A patent/JP5881829B2/ja active Active
- 2013-04-25 WO PCT/CN2013/074736 patent/WO2014023113A1/zh active Application Filing
-
2014
- 2014-03-25 US US14/224,202 patent/US9224620B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101325191A (zh) * | 2007-06-13 | 2008-12-17 | 南茂科技股份有限公司 | 芯片上具有图案的四方扁平无引脚封装结构 |
CN101471307A (zh) * | 2007-12-29 | 2009-07-01 | 三星电子株式会社 | 半导体封装体及其制造方法 |
CN101764127A (zh) * | 2008-12-23 | 2010-06-30 | 日月光封装测试(上海)有限公司 | 无外引脚的半导体封装体及其堆迭构造 |
Also Published As
Publication number | Publication date |
---|---|
EP2733727B1 (en) | 2016-08-24 |
WO2014023113A1 (zh) | 2014-02-13 |
US9224620B2 (en) | 2015-12-29 |
EP2733727A1 (en) | 2014-05-21 |
US20140203432A1 (en) | 2014-07-24 |
EP2733727A4 (en) | 2014-08-27 |
JP2014525689A (ja) | 2014-09-29 |
JP5881829B2 (ja) | 2016-03-09 |
CN102832139A (zh) | 2012-12-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102832139B (zh) | 四侧无引脚扁平封装体的封装方法及封装体 | |
CN102347319B (zh) | 降低凸块桥接的堆叠封装结构 | |
CN102446882B (zh) | 一种半导体封装中封装***结构及制造方法 | |
US20100200277A1 (en) | Multi-layer circuit board, method of manufacturing the same, and communication device | |
CN102709260B (zh) | 半导体封装构造 | |
CN102543907B (zh) | 一种热增强型四边扁平无引脚倒装芯片封装及制造方法 | |
CN101110296A (zh) | 芯片型固态电解电容器 | |
CN103401438B (zh) | 表面贴装桥式整流器及其制造方法 | |
US9508677B2 (en) | Chip package assembly and manufacturing method thereof | |
CN104517922A (zh) | 层叠式封装结构及其制法 | |
CN104795356A (zh) | 半导体封装件及其制法 | |
US20070254407A1 (en) | Method of reducing mechanical stress on a semiconductor die during fabrication | |
US8878346B2 (en) | Molded SiP package with reinforced solder columns | |
CN102711390B (zh) | 线路板制作方法 | |
CN101894809A (zh) | 具有嵌入式连接基板的可堆栈式封装结构及其制造方法 | |
CN104103595A (zh) | Pop封装方法 | |
CN114682870A (zh) | 一种pop混合焊接工艺及*** | |
KR100818080B1 (ko) | 칩 스택 패키지 | |
US8416576B2 (en) | Integrated circuit card | |
US7612441B1 (en) | Image-sensing chip package module adapted to dual-side soldering | |
CN203733774U (zh) | 半导体叠层封装结构 | |
JP2006253167A (ja) | キャビティ構造プリント配線板の製造方法及び実装構造 | |
CN214068695U (zh) | 一种2.5d封装结构及电子设备 | |
CN104124180A (zh) | 芯片封装结构的制作方法 | |
KR102472045B1 (ko) | 반도체 패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |