CN102822966A - 使得能够在接口裸片与多个裸片堆叠之间进行并发通信的设备、堆叠式装置中的交错导电路径及用于形成及操作其的方法 - Google Patents

使得能够在接口裸片与多个裸片堆叠之间进行并发通信的设备、堆叠式装置中的交错导电路径及用于形成及操作其的方法 Download PDF

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Abstract

各种实施例包含设备、堆叠式装置及在接口裸片上形成裸片堆叠的方法。在一个此种设备中，裸片堆叠包含至少第一裸片及第二裸片以及将所述第一裸片及所述第二裸片耦合到共用控制裸片的导电路径。在一些实施例中，所述导电路径可经布置以与所述堆叠的交替裸片上的电路连接。在其它实施例中，多个裸片堆叠可布置于单个接口裸片上，且所述裸片中的一些或所有裸片可具有交错的导电路径。

Description

使得能够在接口裸片与多个裸片堆叠之间进行并发通信的设备、堆叠式装置中的交错导电路径及用于形成及操作其的方法
相关申请案交叉参考
优先权申请本专利申请案主张2012年3月30日提出申请的第12/750,448号美国申请案的优先权权益，所述美国申请案以引用的方式并入本文中。
技术领域
背景技术
计算机及其它电子产品(例如电视、数码相机及蜂窝式电话)通常使用存储器装置来存储数据及其它信息。为增加在有限空间中提供的存储器量，一些存储器装置可具有被布置成堆叠(例如，垂直布置)的多个半导体裸片。
发明内容
附图说明
图1图解说明根据实例性实施例的包含裸片堆叠的设备的框图，所述裸片堆叠包含在物理上布置成堆叠的裸片；
图2图解说明根据实例性实施例的包含裸片堆叠的设备的横截面图的示意图；
图3图解说明根据实例性实施例的实例性设备的横截面图，所述实例性设备具有在接口裸片上的第一位置中的第一裸片堆叠及在接口裸片上的第二位置中的第二堆叠；
图4图解说明根据实例性实施例的包含共享一个接口裸片的四个裸片堆叠的设备的平面图；
图5图解说明在实例性实施例中在裸片堆叠中并入有导电路径的并发分区交错的设备的横截面图；
图6A及图6B分别图解说明在导电路径的并发分区交错的情况下图5的裸片堆叠中的两个邻近裸片的平面图。
图7图解说明并入有放置于单个共用接口裸片上的第一裸片堆叠与第二裸片堆叠(两者均包含具有并发分区交错的导电路径)的平行裸片堆叠的设备的横截面图；
图8是展示在共用接口裸片上定位裸片堆叠的方法的流程图；
图9是展示根据本发明的实施例将裸片布置成堆叠的方法的流程图；
图10图解说明根据实例性实施例的利用图1到图7中所图解说明的设备的***及根据包含于图8及9的方法中的行动中的一者或一者以上的操作。
具体实施方式
在许多实施例中，裸片可在接口裸片上布置成堆叠，且在一些实施例中，多个裸片堆叠可布置于共用(例如，共享的)接口裸片上。举例来说，存储器裸片堆叠可连接到接口裸片以给其它组件提供输入/输出功能性。可通过穿透存储器裸片衬底(例如，从存储器裸片衬底的一个表面到另一表面)的导电通孔来提供穿过所述衬底的电连接。当使用硅技术时，这些通孔可称作穿硅通孔(TSV)。
在许多实施例中，可将裸片堆叠中的每一存储器裸片划分成多个分区，且数个分区(例如，堆叠中呈大致垂直布置的分区)可通过一个或一个以上导电路径(例如，TSV)连接到接口裸片的控制电路及彼此连接。跨越堆叠中的多个裸片垂直对准的分区连同对应控制电路及电连接可构成下文所描述的“库”。库的分区可共享地址及命令控制连接(例如，TSV)及输入/输出数据引脚以及其它连接，且每一分区可具有不同芯片选择线以防止数据争用。
一般来说，每一裸片的面积大小的减小会改善制造期间的生产率。在裸片堆叠中使用较小裸片可涉及在专用接口裸片处伴随使用每一裸片堆叠的冗余电路。可将使用较小裸片的多个裸片堆叠(例如，动态随机存取存储器(DRAM)装置的平行堆叠)放置于单个共用接口裸片上，以实现与具有相同或大致相同存储器的单个接口裸片上的单个堆叠相同的带宽。
在一些实施例中，与库的多个分区进行并发通信需要在每一裸片处及接口裸片的对应控制电路处的大量连接及专用电路。每一裸片处用于每一分区的专用电路可利用裸片大小的增加使得可维持带宽。减小裸片大小可减小带宽且可需要使用专用于每一所得较小裸片堆叠的额外接口裸片以产生与单个接口裸片上的较大裸片堆叠相同的带宽。在许多实施例中，通过使导电路径交错以与堆叠中的每隔一个裸片上的逻辑电路连接(例如，经由分区交错)，可减小裸片空间且可维持带宽。
因此，将参考附图来描述本发明的各种实施例。在许多实施例中，描述布置成裸片堆叠的设备。在实例性实施例中，装置可包括堆叠式存储器装置，例如混合缓冲动态随机存取存储器(HBDRAM)、DRAM、双倍数据速率3同步动态随机存取存储器(DDR3-SDRAM)等。在许多实施例中，交错的连接(例如，TSV)准许裸片大小的减小。沿着库的分区将导电路径交替连接到I/O逻辑电路可减小裸片上的专用电路及额外电路所需的裸片空间。此外，并发分区交错可产生每一HBDRAM DRAM层上的独特分区的数目的减少，同时维持带宽性能。
在一些实施例中，在于每隔一个裸片处交错连接的情况下，所述架构可实现接口裸片与存储器裸片堆叠之间的带宽加倍。在其它实施例中，组合较小裸片大小以增加制造时的生产率并将具有交错的TSV的多个堆叠平行地(例如，平行DRAM堆叠)放置于单个接口裸片上可改善装置的带宽。在一些其它实施例中，可组合并发分区交错与平行DRAM堆叠以改善裸片生产率连同裸片堆叠性能且维持带宽。
图1图解说明根据实例性实施例的包含裸片堆叠102的设备100的框图，裸片堆叠102包含在物理上布置成堆叠102(例如，形成堆叠式存储器装置)的裸片120、121、122及123。根据本发明的实施例，堆叠102可形成其中裸片120到123通过一个或一个以上导电路径106彼此耦合及通信且与接口裸片110耦合及通信的存储器装置。在堆叠102中，导电路径106可包含通孔104及接点108。如所描绘，导电路径106可至少部分地延伸穿过每一裸片且一些导电路径106可延伸堆叠102的整个高度。导电路径106可传递(例如，传送)例如数据、地址、控制、ID信息以及其它信息等信息。
一个或一个以上接点112可将接口裸片110连接到封装衬底114。在实施例中，设备100可通过接口裸片(例如，裸片110)与外部装置(例如，处理器及存储器控制器)通信地耦合，且设备100可包含于电子装置(例如，计算机、电视、数码相机、蜂窝式电话)中。图1作为实例展示具有特定数目个路径的导电路径106及具有特定数目个裸片120到123的堆叠102。导电路径106的数目及堆叠102中的裸片120到123可变化。
如在图1中所展示，裸片120、121、122及123中的每一者分别包含对应逻辑电路140、141、142及143，且接口裸片110包含控制电路130。逻辑电路140到143及控制电路130包含用以控制去往及来自裸片120、121、122及123的通信的逻辑电路及其它组件。在实施例中，接口裸片110的控制电路130可检测个别裸片的存在且可经配置以在堆叠102的初始化期间指派ID信息。控制电路130可操作以在堆叠102的初始化之后保持所指派的ID信息(例如)以便控制电路130通过所述ID信息来参考每一裸片120到123。在一些实施例中，逻辑电路140到143可替代地或除ID信息之外还保持其它信息(例如，数据)。在其它实施例中，在每一裸片处，一个以上逻辑电路140到143可连接到导电路径。
为清晰起见，图1省略了逻辑电路140、141、142及143的逻辑及电路元件。应注意，这些元件可包含晶体管、选择元件及具有经配置以促进每一裸片的各种功能的功能的其它电路元件。
图2图解说明根据实例性实施例的包含裸片220到223的堆叠202的设备200的横截面图的示意图。每一裸片220到223可包括多个存储器分区204，且接口裸片210可包括控制电路212以使得能够经由通信路径208与堆叠于相应控制电路上面的对应存储器分区204进行通信并对其进行控制。分区204、对应控制电路212及通信路径208共同构成存储器库206。设备200中可包含一个或一个以上存储器库206。
设备200可形成具有例如存储器单元、解码电路、控制电路及其它组件等电路组件的存储器装置。每一存储器分区204可包含多个存储器单元。除存储器分区204及库控制电路212之外，设备200还可包含电路；从图2中省略这些额外组件以不使本文中所描述的实施例模糊。接口裸片210可包含额外电路(例如，缓冲器及I/O驱动器)以适应以适当数据传送速率在设备200与另一装置(例如借助于接口裸片210与堆叠202通信的处理器或存储器控制器)之间传送信息。设备200还可形成集成电路(IC)芯片的一部分，例如当裸片220到223被制作为IC芯片的一部分时。
在一些实例性实施例中，通信路径208可在库中的存储器分区之间交错。举例来说，库中的第一通信路径可连接到存储器库中的所有奇数分区的电路(例如输入/输出电路)且穿过偶数分区而不连接到电路。第二通信路径可连接到同一库中的偶数分区上的电路(例如，输入/输出电路)且穿过奇数分区而不连接到电路。通过使连接交错，库控制电路可与库中的多个分区并发通信(例如，存取所述多个分区及向其发送数据)且借此改善带宽。
图3图解说明根据实例性实施例的具有在接口裸片310上的第一位置中的第一裸片堆叠302及在接口裸片310上的第二位置处的第二堆叠325的实例性设备300的横截面图。与图1中的设备100的单个裸片堆叠102不同，设备300包含共享单个接口裸片310的两个裸片堆叠302及325。每一裸片堆叠302及325可类似于设备100的裸片堆叠而构造，其中堆叠302及325中的每一裸片具有大约为堆叠102中的裸片大小的一半的面积，因此准许在具有与图1的接口裸片110大约相同面积的接口裸片上具有两个裸片堆叠。第一裸片堆叠302包含垂直布置且通过导电路径306在第一位置处连接到接口裸片310的裸片320、321、322及323。第二裸片堆叠325包含也垂直布置且使用导电路径306在第二位置处连接到接口裸片310的裸片330、331、332及333。如上文所提及且类似于图1，导电路径306可包括TSV 304与接点308的组合。导电路径306可包含通孔304与接点308的组合，且导电路径306中的至少一些导电路径可完全穿过或部分穿过裸片堆叠302。
如上文所提及，与图1的裸片堆叠102相比，裸片堆叠302及325中的一个或一个以上裸片可为裸片堆叠102中的裸片的面积大小的约一半。每一裸片堆叠302及325的带宽可个别地与所述裸片的大小成比例地减小。举例来说，如果裸片堆叠302及325各自为图1的裸片堆叠102的面积大小的一半，那么每一裸片的带宽还可由于库的数目的减半而减半。由于设备302中的裸片较小，在制造期间可产生较高裸片生产率。在图3的接口裸片310同时支持第一裸片堆叠302及第二裸片堆叠325两者的情况下，在一些实施例中可通过并行操作维持设备300的全带宽。在一些实施例中，第一裸片堆叠302与第二裸片堆叠可为不同大小。在一个实施例中，第一裸片堆叠302可能够具有大于裸片堆叠325的存储器容量或反之亦然。如借助关于图4的论述将显而易见，两个以上裸片堆叠可共享接口裸片。
图3中所图解说明的平行堆叠可减少裸片堆叠中的分区的数目。在实例性实施例中，可通过将平行堆叠放置于单个接口裸片上来实现全带宽。举例来说，将两个2吉字节堆叠、八个分区DRAM或四个1吉字节堆叠、四个分区DRAM放置于单个接口裸片上可实现与具有4吉字节及16个分区的单个DRAM堆叠大致相同的带宽，同时由于较小的DRAM裸片大小而增加了制造生产率。
图4图解说明根据实例性实施例的包含共享一个接口裸片404的四个裸片堆叠406、407、408、409的设备400的平面图。裸片堆叠406、407、408及409中的每一者可包括1吉字节的基于DRAM的存储器堆叠。在四个裸片堆叠406、407、408及409在一个接口裸片404上的情况下，接口裸片404可通过与所有四个裸片堆叠406到409的并发通信来支持装置的全带宽。在此实施例中，设备400可具有与一个4吉字节堆叠相同的存储器容量，其中在接口裸片404处的所有四个堆叠并行操作以维持与单个4吉字节堆叠相同或类似的带宽。在一些实施例中，可在具有大约相同表面积的共享接口裸片404上布置数目更大或更少的裸片堆叠。举例来说，可将两个2吉字节堆叠定位于面积类似于接口裸片404的一个接口裸片上以提供与图4中所展示的实施例大约相同的存储器量及大体相同的带宽量。
图5图解说明在实例性实施例中在裸片堆叠502中并入有导电路径的分区交错的设备500的横截面图。在所述实例中，裸片堆叠502包含具有一个不交错的导电路径504及两对交错的导电路径(第一对505与506、第二对507与508)的四个裸片520、521、522及523。在实例性实施例中，不交错的导电路径504可连接到每一裸片520到524的命令及/或地址电路以及接口裸片510的命令及/或寻址电路。类似于先前实例，导电路径504、505、506、507及508可包含TSV及接点509，且导电路径504到508可完全穿过或部分穿过裸片堆叠502。
在所述实例中，两对导电路径505、506、507及508可连接到堆叠502中的裸片的输入/输出电路。举例来说，如图5中的第一对交错的导电路径505与506所展示，导电路径505可与堆叠502中的第一裸片520的输入/输出电路530连接，且可穿过第二裸片521而不连接到裸片520中的任一电路。导电路径505可连接到第三裸片522的输入/输出电路532且同样穿过堆叠502中的最后一个裸片523。
类似地，导电路径506可与堆叠502中的第二裸片521的输入/输出电路531连接，且可穿过第一裸片520而不连接到任一电路。导电路径506可连接到第四裸片523的输入/输出电路533且同样穿过堆叠502中的第三裸片522。箭头图解说明在每一裸片520到523处交越的通信路径，所述通信路径可使用在DRAM内可用的常规金属及通孔层实施。所述导电路径可为交错的，每一者与堆叠中的交替裸片上的电路连接。类似于第一对交错的导电路径505及506，第二对交错的路径507及508与交替裸片上的I/O电路540、541、542及543具有大致相同的连接。
通过使裸片堆叠502中的导电路径交错，接口裸片510可存取每一裸片(或每一裸片的分区)而与所述裸片在上面还是下面无关，且接口裸片510可并发地存取裸片520到523，借此增加带宽。举例来说，设备500可并发地从接口裸片510存取裸片520及521的I/O电路540及541两者以减小使数据排队的可能性，且或许导致增加的带宽。类似地，在一些实施例中，每一裸片520到523的命令电路及/或地址电路可连接到并利用交错的导电路径505到508，以便在接口裸片与裸片520到523之间传递命令及/或地址信号，此或许可增加带宽且减少信号排队。
堆叠502中的交替裸片可为单独库的一部分。举例来说，第一裸片520及第三裸片522连同相应I/O电路及导电路径505及507可为第一库的一部分，而第二裸片521及第四裸片523连同相应I/O电路及导电路径506及508可为第二库的一部分。在所述实例中，此构造允许接口裸片510并发地存取第一库及第二库且将数据并发地驱动到库内的分区。在实施例中，在输入/输出电路经由交错的导电路径连接到接口裸片且裸片的命令及/或地址电路经由交错的导电路径连接到接口裸片的情况下，可独立地控制每一库。虽然上文所描述的配置可提供第一库与第二库的并发操作，但应理解，这些库之间的信号及信息(例如，数据)可为错开的(例如，在时间上偏移)，使得第一库与第二库可并不一致地并发操作。
图6A及图6B分别图解说明在导电路径505及506的并发分区交错的情况下图5中所描绘的堆叠的两个邻近裸片523及522的平面图600。在实例性实施例中，如图6A中所描绘，第一裸片523(例如，顶部裸片)包含可连接到电路533的TSV 505。导电路径506可为第一裸片523的穿过TSV，其并不连接到第一裸片523上的电路，且可连接到邻近裸片522上的电路532，如在图6B中所图解说明。在实施例中，每一裸片523及522的面积可稍大于无穿过TSV的堆叠的裸片。
如上文所提及，所添加的穿过TSV准许与库内的多个分区并发通信(例如向多个分区发信号)。邻近裸片可经定位使得通过裸片旋转及/或裸片翻转使第一裸片的穿过TSV与下一裸片上的非穿过TSV对准。TSV的导电路径的圆周尺寸可由裸片523及522上的电路533及532来确定。给每一裸片堆叠添加穿过TSV可将每一裸片的尺寸面积增加到稍大于无穿过TSV的裸片的面积。
图7图解说明并入有放置于单个共用接口裸片710上的第一裸片堆叠702及第二裸片堆叠752(两者均包含具有分区交错的导电路径)的平行裸片堆叠的设备700的横截面图。与先前实例一样，接口裸片710可包含用以与两个裸片堆叠702、752并行通信(例如，存取及寻址)的电路。此外，接口裸片710可包含用以并发存取裸片堆叠的库内的多个分区的电路(例如，控制电路)。
在实例中，第一裸片堆叠702包含裸片720、721、722及723，且第二裸片堆叠752包含裸片770、771、772及773。如图7中所描绘，每一裸片堆叠702及752可包含一对以上交错的导电路径。每一导电路径可连接到接口裸片710处的控制电路，且可将控制及数据提供到库内的交替裸片上的分区。
第一裸片堆叠702及第二裸片堆叠752可各自包含一对或一对以上交错的导电路径(为清晰起见在图中仅展示两对)。裸片堆叠702包含包括与第二导电路径706交错的第一导电路径705的第一对交错的导电路径以及包括第三导电路径707及第四导电路径708的第二对交错的导电路径。第一导电路径705及第三导电路径707可与偶数裸片721及723上的I/O电路连接且穿过奇数裸片720及722。导电路径705可与I/O电路733及731连接，而导电路径707可与I/O电路741及743连接。第二导电路径706及第四导电路径708可穿过偶数裸片721及723且可与奇数裸片720及722处的电路连接。导电路径706可与I/O电路730及732连接，而导电路径708可与I/O电路740及742连接。
类似于第一堆叠702，展示第二堆叠752包含两对交错的导电路径。第三对导电路径包含与第六导电路径776交错的第五导电路径775，且第四对导电路径包含与第八导电路径778交错的第七导电路径777。
第五导电路径775及第七导电路径777可与偶数裸片771及773上的I/O电路连接且穿过偶数裸片770及772。第五导电路径775可与I/O电路781及783连接，而第七导电路径777可与I/O电路791及793连接。第六导电路径776及第八导电路径778可穿过偶数裸片771及773且可与奇数裸片770及772处的电路连接。导电路径776可与I/O电路780及782连接，而导电路径778可与I/O电路790及792连接。
如上文参考图1、3及5的导电路径所提及，第一裸片堆叠702的导电路径704、705、706、707及708包含接点709及TSV 712，所述导电路径中的至少一些导电路径完全延伸穿过裸片堆叠702且所述导电路径中的一些导电路径与电路连接。类似地，第二裸片堆叠752的导电路径774、775、776、777及778包含接点789及TSV 782，所述导电路径中的至少一些导电路径完全行进穿过裸片堆叠752而到达接口裸片710。
更少或更多的裸片堆叠可定位于接口裸片710上且共享地使用接口裸片710。在实例中，当将平行堆叠与并发分区交错组合时，四个堆叠可共享1吉字节、两个分区DRAM堆叠的单个接口裸片710，且可实现每秒大约128吉位的带宽。
图8是展示在共用接口裸片上定位裸片堆叠的方法800的流程图。方法800可在与上文参考图1到图4所描述的设备100、200、300及400类似或相同的设备及装置中使用。因此，方法800中所使用的设备及装置的组件可包含上文分别参考图1到图4所描述的设备100、200、300及400的组件以及其它组件。
方法800的框802操作以将第一裸片堆叠定位于接口裸片上的第一位置处。在决策框804处，方法800确定第一裸片堆叠是否处于适当位置。如果是，那么在框806处，方法800操作以将第二裸片堆叠定位于接口裸片上的第二位置处。如果第一裸片堆叠未处于适当位置，那么方法800从决策框804返回到框802以定位第一裸片堆叠。在一些实施例中，方法800可在接口裸片上放置两个以上裸片堆叠。举例来说，方法800可包含四个裸片堆叠，而在其它实施例中，可在共用接口裸片上放置更少或更大数目的裸片堆叠。在一些实施例中，堆叠可包含使得能够在每一裸片堆叠与接口裸片之间进行并发通信的交错导电路径，且在一些实施例中，交错导电路径可使得能够与同一堆叠或跨越多个不同堆叠的存储器库中的一个或一个以上存储器分区进行并发通信。方法800可包含与上文参考图1到图8所描述的在共用接口裸片上定位裸片堆叠的行动类似或相同的其它行动。
图9是展示根据本发明的实施例将裸片布置成堆叠的方法900的流程图。方法900可在与上文参考图5、6及7所描述的设备500、600及700类似或相同的设备和装置中使用。因此，方法900中所使用的设备及装置的组件可包含上文分别参考图5到图7所描述的设备500、600及700的组件以及其它组件。
在框902处，方法900操作以将第一裸片定位于接口裸片上。第一裸片可包含多个导电路径及电路，而接口裸片可包含一个或一个以上控制电路。在框904处，方法900操作以将第二裸片布置于第一裸片上以使第一裸片的第一导电路径与第二裸片的第二导电路径对准且使第一裸片的第二导电路径与第二裸片的第一导电路径对准。在一些实施例中，所述导电路径可耦合到裸片堆叠中的交替裸片上的电路。方法900可包含与上文参考图5到图7所描述的传递(例如，传送)控制信息及ID的行动类似或相同的其它行动。在一些实施例中，方法900可另外将多个裸片堆叠布置于共用(例如，单个、共享)接口裸片上。如围绕框906及908的虚线所指示，方法900可任选地将第二裸片堆叠定位于接口裸片上。在框906处，方法900将第三裸片定位于接口裸片上。在框908处，方法900可将第四裸片布置于第三裸片上以使第三裸片的第三导电路径与第四裸片的第四导电路径对准且使第三裸片的第四导电路径与第四裸片的第三导电路径对准。这些裸片堆叠可类似于由方法800的步骤产生的裸片堆叠。
图10图解说明根据实例性实施例的利用图1到图7中所图解说明的设备100、200、300、400、500、600及700的***1000及根据包含于图8及9的方法800及900中的行动中的一者或一者以上的操作。***1000可包含以下元件中的任一者中的一者或一者以上：处理器1010、存储器装置1025、图像传感器装置1020、存储器控制器1030、图形控制器1040、输入及输出(I/O)控制器1050、显示器1052、键盘1054、指向装置1056、***装置1050及/或***收发器1059。***1000还可包含用以在***1000的组件当中传送信息及将电力提供到这些组件中的至少一些组件的总线1060。***1000可包括其中可附接***1000的组件中的一些组件的一个或一个以上电路板1002以及用以将信息无线地发射到***1000及从***1000无线地接收信息的天线1070。***收发器1059可操作以将信息从***1000的组件中的一者或一者以上(例如，处理器1010及存储器装置1025中的至少一者)传送到天线1070。***收发器1059还可操作以将在天线1070处接收的信息传送到处理器1010中的至少一者及存储器装置1025中的至少一者。在天线1070处接收的信息可由***1000外部的源发射到***1000。
处理器1010可包含通用处理器或专用集成电路(ASIC)。处理器1010可包含单核心处理器或多核心处理器。处理器1010可执行一个或一个以上编程命令以处理信息。所述信息可包含由***1000的其它组件提供(例如由图像传感器装置1020或存储器装置1025提供)的数字输出信息。
存储器装置1025可包含易失性存储器装置、非易失性存储器装置或两者的组合。举例来说，存储器装置1025可包含动态随机存取存储器(DRAM)装置、静态随机存取存储器(SRAM)装置、快闪存储器装置、相变存储器装置或这些存储器装置的组合。存储器装置1025可包含本文中所描述的各种实施例中的一者或一者以上，例如上文参考图1到图7所描述的设备100、200、300、400、500、600及700中任何一者或一者以上中的一者或一者以上。
图像传感器装置1020可包含具有互补金属氧化物半导体(CMOS)像素阵列的CMOS图像传感器或具有电荷耦合装置(CCD)像素阵列的CCD图像传感器。
显示器1052可包含模拟显示器或数字显示器。显示器1052可从其它组件接收信息。举例来说，显示器1052可接收由图像传感器装置1020、存储器装置1025、图形控制器1040及处理器1010中的一者或一者以上处理的信息以显示例如文本或图像等信息。
对设备(例如，设备100、200、300、400、500、600及700)及***(例如，***1000)的图解说明旨在提供对各种实施例的结构的一般理解，且并非旨在提供对可利用本文中所描述结构的设备及***的所有组件及特征的完整说明。
上文所描述的组件中的任一者可以若干种方式来实施，包含经由软件的模拟。因此，在本文中可将上文所描述的设备(例如，设备100、200、300、400、500、600及700)及***(例如，***1000)全部表征为“若干模块”(或一模块)。按照设备(例如，100、200、300、400、500、600及700)及***(例如，***1000)的架构的需要且视各种实施例的特定实施方案的情况，此些模块可包含硬件电路、单处理器及/或多处理器电路、存储器电路、软件程序模块及对象及/或固件及其组合。举例来说，此些模块可包含于***操作模拟封装中，例如软件电信号模拟封装、电力使用与分配模拟封装、电容-电感模拟封装、电力/热耗散模拟封装、信号发射-接收模拟封装及/或用于操作或模拟各种可能实施例的操作的软件与硬件的组合。
各种实施例的设备及***可包含用于高速计算机、通信与信号处理电路、单处理器或多处理器模块、单嵌入式处理器或多嵌入式处理器、多核心处理器、数据开关及包含多层、多芯片模块的专用模块中的电子电路或包含于所述电子电路中。此些设备及***可进一步作为子组件包含于与***1000类似或相同的多种电子***内，例如电视、蜂窝式电话、个人计算机(例如，膝上型计算机、桌上型计算机、手持式计算机、平板计算机等)、工作站、无线电设备、视频播放器、音频播放器(例如，MP3(运动图像专家组，音频层3)播放器)、车辆、医疗装置(例如，心脏监视器、血压监视器等)、机顶盒及其它装置。
本文中所描述的一个或一个以上实施例包含具有布置成堆叠的裸片的设备及将裸片布置成堆叠的方法。所述裸片可包含至少第一裸片及第二裸片。所述堆叠可包含耦合到裸片的导电路径。所述导电路径可经配置以并发地存取一个或一个以上存储器分区。上文参考图1到图9描述了包含额外设备及方法的其它实施例。
实施例可包含两个以上交错的导电路径。举例来说，裸片堆叠可包含四路配置的交错的导电路径，其中每一导电路径可将接口裸片的电路连接到堆叠中每第四个裸片的电路且穿过其它裸片。在实例中，裸片堆叠可包含一接口裸片及四个裸片。第一导电路径可连接接口裸片的电路与堆叠中的第一裸片的电路且穿过其余裸片；第二导电路径可连接接口裸片的电路与堆叠中的第二裸片的电路且穿过其余裸片；第三导电路径可连接接口裸片的电路与堆叠中的第三裸片的电路且穿过其余裸片；且第四导电路径可与堆叠中的第四裸片的电路连接且穿过其余裸片。在实例中，所述四路交错配置可产生四个交错库。
在四路交错的导电路径配置的一些实施例中，导电路径中的每一者可连接到堆叠中的每隔一个裸片(例如，所有偶数裸片)且穿过其它裸片(例如，所有奇数裸片)。在具有包含四个裸片的接口裸片且具有四路交错的导电路径的实例性裸片堆叠中，第一及第三导电路径可连接接口裸片的电路与堆叠中的第一及第三裸片的电路同时穿过第二及第四裸片，且第二及第四导电路径可连接接口裸片的电路与第二及第四裸片的电路同时穿过第一及第三裸片。在各种其它实施例中，三个导电路径可交错，借此第一导电路径可将接口裸片的电路连接到第一裸片的电路且可穿过堆叠中的其它裸片，第二导电路径可将接口裸片的电路连接到堆叠中的第二裸片且穿过堆叠中的其它裸片，且第三导电路径可将接口裸片的电路连接到堆叠中的第三裸片且穿过堆叠中的其它裸片。各种其它配置可包含堆叠中更少或更大数目的裸片的组合及更少或更大数目的连接裸片的各种电路与接口裸片的电路且穿过其它裸片以准许与堆叠中的裸片进行并发通信的交错的导电路径。
因此，在裸片堆叠中选择性地结构化连接路径可为有用的，或许用于使得能够高效地计及特定结构(例如一个或一个以上裸片堆叠或IC芯片)中的裸片的数目、增加堆叠中元件的操作速度及减少给定数目的装置所占据的空间量或增加占据底材面积的给定部分的存储器量。可产生用以实现给定性能水平的经减小生产成本。
以上描述及图式图解说明本发明的一些实施例以使得所属领域的技术人员能够实践本发明的实施例。其它实施例可并入有结构、逻辑、电、工艺及其它改变。在图式中，贯穿数个视图，相似特征或相似编号描述大致类似的特征。实例仅仅代表可能的变化形式。一些实施例的部分及特征可包含于其它实施例的部分及特征中或替代其它实施例的部分及特征。在阅读并理解以上描述后，所属领域的技术人员将明了许多其它实施例。因此，本发明的各种实施例由所附权利要求书连同此权利要求书所赋予的等效内容的完全范围来确定。
提供发明摘要以遵循37C.F.R.§1.72(b)，其需要将允许读者快速探知技术揭示内容的本质及要旨的摘要。提交发明摘要是以其将不用于解释或限制权利要求书为条件。

Claims (50)

1.一种设备，其包括：
多个裸片堆叠，其包含至少第一裸片堆叠及第二裸片堆叠，其中所述第一裸片堆叠定位于接口裸片上的第一位置处，且其中所述第二裸片堆叠定位于所述接口裸片上的第二位置处；及
多个导电路径，其经电耦合以使得能够在所述接口裸片与所述第一裸片堆叠之间及在所述接口裸片与所述第二裸片堆叠之间进行并发通信。
2.根据权利要求1所述的设备，其中所述接口裸片经配置以经由所述多个导电路径中的第一子组与所述第一裸片堆叠通信且经由所述多个导电路径中的第二子组与所述第二裸片堆叠通信。
3.根据权利要求1所述的设备，其中所述第一裸片堆叠及所述第二裸片堆叠中的每一裸片包含多个存储器分区。
4.根据权利要求3所述的设备，其中所述接口裸片包括多个控制电路，且其中所述多个控制电路中的每一者经配置以经由包含于所述多个导电路径中的一个或一个以上通信路径与所述多个存储器分区中的至少一些存储器分区的垂直布置通信。
5.根据权利要求4所述的设备，其中所述通信路径中的至少一些通信路径包括穿硅通孔。
6.根据权利要求2所述的设备，其中第一组导电路径中的至少一些导电路径为交错的且电耦合到用以使得能够将命令及/或地址信号传递到所述第一裸片堆叠中的裸片的组件，且第二组导电路径中的至少一些导电路径为交错的且电耦合到用以使得能够将命令及/或地址信号传递到所述第二堆叠中的裸片的组件。
7.一种设备，其包括：
裸片，其布置成堆叠，其中所述堆叠包含至少第一裸片、第二裸片及接口裸片；及
多个导电路径，其包含第一导电路径及第二导电路径，其中所述第一导电路径穿过所述第二裸片且提供所述第一裸片的第一电路组件与所述接口裸片的第一电路组件之间的通信，且其中所述第二导电路径穿过所述第一裸片且提供所述第二裸片的第一电路组件与所述接口裸片的第二电路组件之间的通信。
8.根据权利要求7所述的设备，其进一步包括：
第三导电路径，其包含于所述多个导电路径中，其中所述第三导电路径将所述第一裸片的第二电路组件及所述第二裸片的第二电路组件耦合到所述接口裸片的第三电路组件。
9.根据权利要求7所述的设备，其进一步包括：
第三导电路径，其包含于所述多个导电路径中，其中所述第三导电路径将所述第一裸片的第二电路组件耦合到所述接口裸片的第三电路组件；及
第四导电路径，其包含于所述多个导电路径中，其中所述第四导电路径将所述第二裸片的第二电路组件耦合到所述接口裸片的第四电路组件。
10.根据权利要求7所述的设备，其中所述第一裸片的所述第一电路组件及所述第二裸片的所述第一电路组件包含输入/输出IO电路，且所述接口裸片的所述第一电路组件及所述接口裸片的所述第二电路组件包含控制电路。
11.根据权利要求8所述的设备，其中所述第一裸片的所述第二电路组件及所述第二裸片的所述第二电路组件包含命令电路及/或寻址电路，且所述控制电路的所述第三电路组件包含命令电路及/或寻址电路。
12.根据权利要求7所述的设备，其中所述第一裸片的所述第一电路组件经配置以与所述第二裸片的所述第二电路组件与所述接口裸片的所述第二电路组件通信并发地与所述接口裸片的所述第一电路组件通信。
13.根据权利要求7所述的设备，其中所述裸片堆叠包含第三裸片及第四裸片，且其中所述第一导电路径穿过所述第四裸片且提供所述第三裸片的第一电路组件、所述第一裸片的所述第一电路组件及所述接口裸片的第一控制电路之间的通信，且其中所述第二导电路径穿过所述第三裸片且提供所述第四裸片的第一电路组件、所述第二裸片的所述第一电路组件及所述接口裸片的第二控制电路之间的通信。
14.根据权利要求7所述的设备，其中所述裸片堆叠包含第三裸片及第四裸片，且包含于所述多个导电路径中的第三导电路径穿过所述第一裸片、第二裸片及第四裸片且将所述第三裸片的第一电路组件耦合到所述接口裸片的第三电路组件，且包含于所述多个导电路径中的第四导电路径穿过所述第一裸片、所述第二裸片及所述第三裸片且将所述第四裸片的第一电路组件耦合到所述接口裸片的第四电路组件。
15.根据权利要求14所述的设备，其中所述第一、第二、第三及第四导电路径经交错以形成所述接口裸片以及所述第一、第二、第三及第四裸片的多个存储器库。
16.根据权利要求13所述的设备，其中所述第一导电路径、所述第一裸片的所述第一电路组件、所述第三裸片的所述第一电路组件及第一控制电路形成第一库，且其中所述第二导电路径、所述第二裸片的所述第一电路组件、所述第四裸片的所述第一电路组件及所述第二控制电路形成第二库。
17.根据权利要求13所述的设备，其进一步包括：
多个库，其中每一库包含所述堆叠中的交替裸片，且所述接口裸片的一个或一个以上控制电路通过至少一个导电路径通信地耦合到所述堆叠中的所述交替裸片。
18.根据权利要求14所述的设备，其中所述第一裸片的所述第一电路组件、所述第二裸片的所述第一电路组件、所述第三裸片的所述第一电路组件及所述第四裸片的所述第一电路组件各自包含命令及/或地址电路，且其中所述第一、第二、第三及第四导电路径为交错的。
19.根据权利要求9所述的设备，其中所述第一、第二、第三及第四导电路径为交错的。
20.一种设备，其包括：
裸片，其布置成多个堆叠，其中每一堆叠经布置以与共用接口裸片通信，且其中每一堆叠包含至少第一裸片及第二裸片；及
多个导电路径，其中包含于所述多个导电路径中的第一导电路径穿过所述第二裸片且将所述第一裸片的第一电路组件耦合到所述接口裸片，且包含于所述多个导电路径中的第二导电路径穿过所述第一裸片且将所述第二裸片的第一电路组件耦合到所述接口裸片。
21.根据权利要求20所述的设备，其进一步包括：
第三导电路径，其包含于所述多个导电路径中且将所述第一裸片及所述第二裸片耦合到所述接口裸片。
22.根据权利要求21所述的设备，其中所述第三导电路径将所述接口裸片的命令电路及/或寻址电路耦合到所述第一裸片的命令电路及/或地址电路以及所述第二裸片的命令电路及/或地址电路。
23.根据权利要求20所述的设备，其进一步包括：
第三导电路径，其包含于所述多个导电路径中且穿过所述第二裸片以将所述接口裸片的命令电路及/或寻址电路耦合到所述第一裸片的命令电路及/或地址电路，及
第四导电路径，其包含于所述多个导电路径中且穿过所述第一裸片以将所述接口裸片的所述命令电路及/或寻址电路耦合到所述第二裸片的命令电路及/或地址电路。
24.根据权利要求20所述的设备，其中所述第一导电路径与所述第二导电路径在所述多个堆叠中的每一者的所述第一裸片与所述第二裸片之间交错。
25.根据权利要求21所述的设备，其中所述第一导电路径与所述第二导电路径在所述多个堆叠中的每一者的所述第一裸片与所述第二裸片之间交错，且所述第三导电路径为不交错的。
26.根据权利要求23所述的设备，其中所述第三导电路径与所述第四导电路径在所述多个堆叠中的每一者的所述第一裸片与所述第二裸片之间交错。
27.根据权利要求26所述的设备，其中所述第三及第四导电路径使得能够向所述多个堆叠中的每一者的所述第一及第二裸片进行并发命令及/或地址发信号。
28.一种设备，其包括：
第一裸片堆叠，其定位于接口裸片上的第一位置处，其中所述裸片堆叠包含至少第一裸片及第二裸片；
第一组导电路径，所述第一组导电路径包含将所述第一裸片的第一电路组件耦合到所述接口裸片的第一控制电路的第一导电路径、将所述第二裸片的第一电路组件耦合到所述接口裸片的第二控制电路的第二导电路径、将所述第一裸片的地址电路耦合到所述接口裸片的第一寻址电路的第三导电路径及将所述第一裸片的地址电路耦合到所述接口裸片的第二寻址电路的第四导电路径。
29.根据权利要求28所述的设备，其中所述第一导电路径穿过所述第二裸片，所述第二导电路径穿过所述第一裸片，所述第三导电路径穿过所述第二裸片，且所述第四导电路径穿过所述第一裸片。
30.根据权利要求28所述的设备，其进一步包括：
第二裸片堆叠，其定位于所述接口裸片上的第二位置处，其中所述第二裸片堆叠包含第三裸片及第四裸片；及
第二组导电路径，其包含第五导电路径及第六导电路径，其中所述第五导电路径将所述第三裸片的第一电路组件耦合到所述接口裸片的第三控制电路，且所述第六导电路径将所述第四裸片的第一电路组件耦合到所述接口裸片的第四控制电路。
31.根据权利要求30所述的设备，其进一步包括：
第七导电路径，其包含于所述第二组导电路径中以将所述第三裸片的地址电路及所述第四裸片的地址电路耦合到所述接口裸片的第三寻址电路。
32.根据权利要求30所述的设备，其进一步包括：
第七导电路径，其包含于所述第二组导电路径中以耦合所述第三裸片的地址电路与所述接口裸片的第三寻址电路，及
第八导电路径，其包含于所述第二组导电路径中以耦合所述第四裸片的地址电路与所述接口裸片的第四寻址电路。
33.一种方法，其包括：
将第一裸片定位于接口裸片上；及
将第二裸片与所述第一裸片布置成堆叠，以使所述第一裸片的第一导电路径与所述第二裸片的第二导电路径大致对准，且使所述第一裸片的第二导电路径与所述第二裸片的第一导电路径大致对准。
34.根据权利要求33所述的方法，其进一步包括：
将第三裸片布置于具有所述第一裸片及所述第二裸片的所述堆叠中，以使所述第三裸片的第一导电路径与所述第二裸片的所述第二导电路径及所述第一裸片的所述第一导电路径大致垂直对准，且使所述第三裸片的第二导电路径与所述第二裸片的所述第一导电路径及所述第一裸片的所述第二导电路径大致垂直对准。
35.根据权利要求33所述的方法，其中布置所述第二裸片包含：在将所述第二裸片布置于所述堆叠中之前使所述第二裸片围绕一轴旋转。
36.根据权利要求35所述的方法，其进一步包括：
与所述第一裸片及第二裸片对准地且以类似于所述第一裸片的定向将第三裸片布置于具有所述第一裸片及所述第二裸片的所述堆叠中。
37.根据权利要求36所述的方法，其进一步包括：
将第四裸片布置于具有所述第一裸片、所述第二裸片及所述第三裸片的所述堆叠中，其中所述第一与第三裸片具有第一类似定向，且所述第二与第四裸片具有不同于所述第一与第三裸片的所述第一类似定向的第二类似定向。
38.一种方法，其包括：
将第一裸片堆叠定位于接口裸片上的第一位置处；及
将第二裸片堆叠定位于所述接口裸片上的第二位置处，使得所述接口裸片可经配置以使得能够与所述第一裸片堆叠及所述第二裸片堆叠进行并发通信。
39.根据权利要求38所述的方法，其进一步包括：
将第三裸片堆叠定位于所述接口裸片上的第三位置处；及
将第四裸片堆叠定位于所述接口裸片上的第四位置处，使得所述接口裸片可经配置以使得能够与所述第一裸片堆叠、所述第二裸片堆叠、所述第三裸片堆叠及所述第四裸片堆叠进行并发通信。
40.一种方法，其包括：
在第一裸片与接口裸片的第一控制电路之间以及在第二裸片与所述接口裸片的第二控制电路之间进行并发通信。
41.根据权利要求40所述的方法，其进一步包括：
使用所述接口裸片的共用控制电路与所述第一裸片及所述第二裸片通信。
42.根据权利要求40所述的方法，其进一步包括：
在第三裸片与所述接口裸片的第三控制电路之间以及在第四裸片与所述接口裸片的第四控制电路之间进行并发通信。
43.根据权利要求42所述的方法，其进一步包括：
在所述第一、第二、第三及第四裸片与所述接口裸片之间进行并发通信。
44.根据权利要求42所述的方法，其进一步包括：
在所述第一及第三裸片与所述接口裸片之间进行并发通信，且在所述第二及第四裸片与所述接口裸片之间进行通信。
45.根据权利要求44所述的方法，其中所述第一及第三裸片与所述接口裸片之间的所述并发通信在所述第二及第四裸片与所述接口裸片之间的所述并发通信之前或之后发生。
46.一种方法，其包括：
使用处理器，使用第一导电路径进行到堆叠中的奇数裸片的第一组通信；及
使用所述处理器，使用第二导电路径进行到所述堆叠中的偶数裸片的第二组通信，其中所述第一与第二导电路径为交错的且耦合到所述处理器。
47.根据权利要求46所述的方法，其中并发地进行所述第一组通信及所述第二组通信。
48.根据权利要求46所述的方法，其中在进行所述第二组通信之前或之后进行所述第一组通信。
49.根据权利要求46所述的方法，其中所述第一组通信及所述第二组通信包括地址信号及/或命令信号。
50.根据权利要求46所述的方法，其中所述第一组通信及所述第二组通信包括存储器信息。
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